JPH0247775B2 - - Google Patents

Description

【発明の詳細な説明】 本発明の分野 本発明は階層記憶システムに関し、更に具体的
にはこのようなシステムで使用されるアドレシン
グ装置に関する。

先行技術の説明 大容量メモリのアドレシングには、長年の間ハ
ツシング手法が用いられてきた。特にメイン・メ
モリの領域でそうであつた。一般的には、ハツシ
ング動作はハツシユ・クラスのためにインデツク
ス・インデイケータを発生する。インデツクス・
インデイケータはアドレシング機構をスキヤタ・
インデツクス・テーブル（SIT）へ導く。SITは
アクセスされるメモリ領域に関連していると考え
られるメモリ・アドレス・デイレクトリイ・エン
トリイのアドレスを含む。デイレクトリイ・エン
トリイは、単一的にリンクされたリストによつ
て、同一ハツシユ・クラスの他のデイレクトリ
イ・エントリイへリンクされている。従つて、メ
モリ内の所与の項目へアクセスするためには、イ
ンデツクス・インデイケータが発生され、デイレ
クトリイ・エントリイにアクセスするため、デイ
レクトリイ・エントリイへのアドレスが使用され
る。もし所望のメモリ・アドレスとデイレクトリ
イ・エントリイ中に記憶されたメモリ・アドレス
の間に不一致が発見されると、ハツシユ・クラス
内の一連のデイレクトリイ・エントリイが検査さ
れ、デイレクトリイがアドレスを有するかどうか
が調べられる。アドレスを有すれば、それはメモ
リがデータを含むが、データを受取るように割当
てられたスペースを有することを意味する。その
ような領域がデイレクトリイ中で決定されると、
「ヒツト」が生じたのであり、メモリへのアクセ
スが進行する。そのような領域がハツシング手法
によつて決定されないと、「ミス」が生じたので
ある。階層システムのミスに続いて、データはバ
ツキング・ストアからメモリへ転送されるか、記
録用データを受取るためのスペースがメモリ内で
割当てられる。

そのようなハツシング手法では、ハツシユ時間
を最小にする（メモリへのアクセス時間を小さく
する）ことが望まれる。

ハツシユ・クラスのサイズが大きい時、多くの
項目がそのクラスの中へマツプされる。この複数
のマツピングはコリジヨン（collision）と呼ばれ
るが、それは複数のデータ項目が同一のハツシ
ユ・クラスへ衝突するからである。多数のコリジ
ヨンが存在する時のハツシユ・クラスの探索は、
メモリへのアクセス時間を非常に増大させる。そ
れは特にデイレクトリイが内容によつてアドレス
可能でない時にそうである。従つて、多くのメモ
リ・アプリケーシヨンにおいて、デイレクトリイ
の探索時間を小さくするため、ハツシユ・クラス
のサイズを最小に維持することが望まれる。これ
に対し、デイレクトリイのために内容アドレス可
能メモリが使用される時、全ての探索は１サイク
ル内で実行される。残念ながら、内容アドレス可
能メモリは高価であり、従つて多くのアプリケー
シヨンにおいて、内容アドレス可能メモリは利用
できない。

このような問題は、比較的大型のメモリが使用
される場合に大きくなる。例えば、直接アクセス
記憶装置（DASD）のバツフアとして、大型キヤ
ツシユが使用され、このキヤツシユが８メガバイ
ト以上の容量を有する場合、コリジヨンの数を減
少させることと、記憶システムのコストを抑える
こととの間に矛盾が起る。更に、DASDはいくつ
かの遅延アクセス境界を示すので、問題を生じ
る。待ち時間（Latency）と呼ばれる第１の遅延
境界は、DASDの回転特性に基く。１つ又は２つ
の変換器が回転するデイスク表面に関して位置づ
けられ、デイスク表面上の所与の地点に対するア
クセスは、回転待ち時間に依存するようになつて
いる。更に大部分のDASDでは、１つのデイスク
表面に対して１つの変換器が設けられている。こ
れは、変換器がトラツクからトラツクへと半径方
向に移動することを意味する。多重表面デイスク
記憶装置では、移動はシリンダからシリンダと実
行され、シリンダ・シークを実行する。シリンダ
は同一半径上の全てのトラツクから形成される。
アドレシング及びアクセシングにおけるこれら２
つの遅延は、デイスク記憶装置の機械的特性に基
く。従つて、そのような機械的遅延に適応しない
キヤツシユ中のミスの数は、データ領域へのアク
セス時間を非常に増大させる可能性がある。全体
的なシステム動作において、バツキング・ストア
の機械的遅延の効果を最小にするように、キヤツ
シユへアクセスすることが望まれる。

多くの先行技術によるハツシング手法は、コリ
ジヨンの数が少なくなるように、アドレスのラン
ダム分布を使用する。その結果、アドレスは、ア
クセスされるメモリのアドレス・スペース上、均
一に分布されていなければならない。このような
原理はIBMテクニカル・デイスクロージヤ・ブ
チレン（TDB）のいくつかの記事で説明されて
いる。例えば、1977年５月のTDBの4822−4823
頁には、J.L.Carterその他による“Class of
Fast Hash Functions Using Exclusive OR”
と題する記事があり、4826頁には“Method of
Extending Hash Functions for Long Keys”
と題する記事がある。これらは、１対になつたラ
ンダム・ハツシング機能が、トランザクシヨンの
数に対して線形の平均走行時間を発生することを
教えている。これは、メイン・メモリのようなラ
ンダム・アクセス・メモリにはあてはまるが、ア
クセス遅延境界が存在する場合には、必ずしもあ
てはまらない。従つて、これらの記事で論議され
ている「比例定数」は、全ての場合に適用され得
ない。特に、アクセス遅延境界が存在する場合に
そうである。

更に、ハツシング手法では、プライム・ナンバ
ーが使用されてきた。例えば、1972年４月の
IBMテクニカル・デスクロージヤ・ブチレンの
3489頁にあるR.P.Brentによる“Modified
Linear Scatter Storage Technique”という事
を参照されたい。この記事は、顕著なアクセス遅
延境界を有しないランダム・アクセス・メモリに
適したハツシング手法を取扱つている。

ハツシングの他の局面は、ハツシユ時間を少な
くすること（アドレス発生に必要な時間を少なく
すること）である。このような時間の減少は、ア
ドレスへ変換可能なデータ名称を選択することに
よつて達成されてきた。例えば、1975年６月の
IBMテクニカル・デイスクロージヤ・ブチレン
に、L.J.Waguespackによつて発表された
“Predistributed Logical Name Gemeration”
という記事は（38−39頁）、ランダム・アクセ
ス・メモリにアクセスするため、単一レベル排他
的ORのハツシユ機能が、予め配分された論理名
称によつて駆動されるハツシング手法を示してい
る。1975年８月に発行されたIBMテクニカル・
デイスクロージヤ・ブレチンの880−881頁には、
D.C.Bossenその他による“Generating Unique
Names for Virtual Segments”という記事に、
同様の手法が紹介されている。この記事は、アド
レスの先行配分及び排他的OR機能が、ハツシ
ユ・テーブルのアドレシングを生じるという点
で、Waguespackの記事と同じである。

据付け後のデータ処理システムにおいて、メモ
リはサイズを変えることができる。従つて、ハツ
シング手法は容易に変更されねばならない。この
事態は、これまで列挙して来た記事の１つで取扱
われているが、更に米国特許4215402で取扱われ
ている。この特許では、SIT及びハツシユ・サイ
ズはメイン・メモリのサイズにマツチしたものと
なつている。しかし、ハツシングは、顕著なアク
セス遅延境界を示さない純粋のランダム・アクセ
ス・メモリのためになされている。

IBMテクニカル・デイスクロージヤ・ブレチ
ンの1973年12月号の2214−2216頁には、望ましい
ハツシング手法の要約が、R.F.Arnoldその他に
よる“Uniform Hashing Algorithm”という記
事によつて紹介されている。この記事は、仮想ア
ドレス・スペースをリアル・アドレス・スペース
へマツプすることを説明している。アドレス・ス
ペースをマツプするために使用されるハツシン
グ・アルゴリズムの望ましい特性は、分布の均一
性、シーケンシヤルな仮想アドレスのランダム分
布であり、ハツシングの細分化よりも更に細か
く、リアル・アドレスへマツプされるシーケンシ
ヤルな仮想アドレスを与える。全てのアドレス
は、仮想アドレスからリアル・アドレスへ１対１
で対応ずけられねばならず、メモリ変更の場合に
は、ハツシユに最小のリマツピングが要求され、
計算は迅速（短い遅延）かつ反復可能でなければ
ならない。本明細書で説明されるハツシング・ア
ルゴリズムは、ヒツトが即時に生じない場合、反
復的プロセスを必要とする。それは、モジユロ２
加算（排他的OR機能の如く）を使用するのでは
なく、桁上り及び借りを含む演算手法を使用す
る。この記事は顕著なアクセス遅延境界を有しな
いランダム・アクセス・メモリに望ましいハツシ
ング手順を教えているが、それがどのようにして
アクセス遅延境界を示すバツキング・ストアへ適
用できるかは明らかではない。

更に階層記憶システムは複数のデイスク記憶装
置を含むことができる。単一のキヤツシユであつ
ても、全てのデイスク記憶装置のためにキヤツシ
ユ機能を果さなければならない。従つて、ハツシ
ングは、そのようなデイスク記憶装置の内部アク
セス遅延境界に対してのみならず、デイスク記憶
装置の独特の特性に対しても適応しなければなら
ない。例えば、各デイスク記憶装置のシリンダ
「０」は、通常、デイスク記憶装置に記憶された
データ内容に対するインデツクスとして使用され
る。シリンダ「０」は、通常、半径方向で最も外
側のトラツクより成るシリンダである。シリンダ
「０」は他のシリンダよりも頻繁にアクセスされ
ることが予想されるので、１つのデイスク記憶装
置のシリンダ「０」と、他のデイスク記憶装置の
シリンダ「０」との間に、コリジヨンがあつては
ならない。ランダム分布は、たとえそれが均一で
あつても、或る相対アドレスが他の相対アドレス
とコリジヨンを生じる可能性があることを意味す
る。従つて、通常の設計仕様を有するデイスク記
憶装置が使用される時、ハツシングのランダム分
布を避けるようにしなければならない。

本発明の要約 本発明の目的は、アドレス・スペース及びバツ
キング・ストアのサイズの多様性に容易に適応す
るハツシング・システムを提供することである。

本発明の他の目的は、高い頻度で使用されるア
ドレスに対して最小のハツシング・コリジヨンを
保証するハツシユ型アクセス・システムを提供す
ることである。

本発明の他の目的は、サイズにおいて拡張伸縮
自在のハツシング手法実行システムを提供するこ
とである。

本発明の他の目的は、ハツシユ・アクセスがバ
ツキング・ストアに関連したキヤツシユ又はバツ
フアに対してなされる時、バツキング・ストアの
遅延境界へ容易に適応するアクセシング・システ
ムを提供することである。

本発明の第１の局面に従うハツシング・システ
ムは、バツキング・ストアのアクセス遅延境界及
びバツキング・ストアのアドレスに対して予想さ
れるアクセス頻度に従つて順序ずけられたアドレ
ス信号を処理する。

本発明に従うハツシング・アクセス・システム
は、SITアドレス・スペースにおいて所定の順序
及び等間隔の分布状態で遅延ユニツトの数（例え
ば、デイスク記憶装置の数）をマツプされたSIT
アドレス・スペースを有し、最低順序のアドレス
から始まる全てのハツシング・スペースが、SIT
アドレス・スペース内の独特のアドレスで始まる
ようになつている。この構成によつて、アクセス
遅延境界を形成するユニツトの各々において、全
てのハツシングの順序ずけられたオフセツトが共
通の相対アドレスのために設定される。

本発明の他の局面に従うハツシング・システム
は、装置の構造上の特徴に関連した順序で少容量
のキヤツシユ・メモリをアドレスするため、装置
アドレスのサイズ定数によつてハツシングされて
いるアドレスを変更する。例えば、バツキング・
ストア内の装置の数は、順序ずけられた態様でア
ドレスを分配する第１のハツシング・フアクタを
構成し、遅延境界（即ち、デイスク記憶装置中の
シリンダ）の数は、順序ずけられたシリンダのハ
ツシユ・アドレシングのハツシング・フアクタで
ある。

実施例の説明 本発明は、第１図に示されるような階層周辺記
憶システム１０で実施されるのが望ましい。複数
のデイスク記憶装置（DASD）１１は、Ｄ０，Ｄ
１，Ｄ２で示され、中央処理ユニツト又は他の計
算機のようなホスト（図示せず）との間で、入出
力接続線１３を介してデータを転送するため、共
用キヤツシユ１２へ接続される。キヤツシユ１２
又はDASD１１におけるデータ又はデータ領域へ
のアクセスは、アドレス・バス１４を介して行わ
れる。DASDアドレスの１部は、バス１５を介し
て１対の電子スイツチ１６及び１８を付勢するた
めに与えられる。これらのスイツチは、それぞれ
システム１０の異つた通路を介して、アドレス信
号及びデータ信号を導く。バス１５は、スイツチ
１６及び１８を付勢する周辺指令を送ることもで
きる。例えば、指令はキヤツシユ１２を通して全
てのデータ参照をなすべきことを指示するかも知
れない。その場合、スイツチ１６は図示された位
置へセツトされる。他方、全てのデータ参照が
DASD１１に対してなされるべきことを命ずる指
令が受取られるかも知れない。その場合、スイツ
チ１６はもう１つの位置へ切換えられ、DASD１
１がバス１４へ接続される。スイツチ１６を制御
する他の手段も使用されてよい。

バス１５はスイツチ１８へも延長される。スイ
ツチ１８は、データ信号をホストへ転送するた
め、DASD１１をバス２１へ接続する。バス２１
はＩ／Ｏ接続線１３へも接続されることができ
る。この接続は示されていない。バス２２はスイ
ツチ１８からキヤツシユ１２へ延長され、データ
はDASD１１とキヤツシユ１２との間を転送され
ることができる。システム１０はコントロール２
０を含む。コントロール２０はスイツチ１８を付
勢し、DASD１１とキヤツシユ１２との間のデー
タ信号の転送が、ホストの動作と独立してかつ非
同期的に行われるようにすることができる。即
ち、スイツチ１８はホストによつて制御されると
共に局部的にも制御される。

スイツチ１６が図示された位置にあるものと仮
定する。バス１４上のDASDアドレス信号は旧ハ
ツシユ回路２３へ導かれ、キヤツシユ１２の前の
参照によつて、バス１４上で受取られたアドレス
をハツシングする必要なしに、キヤツシユ１２へ
のアクセスが可能であるかどうかが決定される。
DASD１１はデータを記憶するための大容量を有
し、キヤツシユ１２はそれよりも小さい容量を有
するので、スペースがデータ・アクセスのために
キヤツシユ１２の中で割当てられたかどうか、又
は所与のデータがキヤツシユ１２の中で実際に記
憶されているかどうかを決定するため、DASD１
１のアドレスを使用するハツシング・アドレス手
法が使用される。いずれにせよ、旧ハツシユ回路
２３が前のアドレスと密接に関連したアドレスを
検出すると、後述するようにスキヤタ・インデツ
クス・テーブル（SIT）２７へ直接にアドレスす
る。SIT２７は、キヤツシユ１２へアクセスする
ため、デイレクトリイ３０へのハツシユ信号をイ
ンデツクスする。論理装置制御ブロツク・レジス
タ２５は、バス２４を介してアクセスされるが、
DASDアドレス及び対応するSIT２７アドレスを
含む。

デイレクトリイ３０は、キヤツシ１２の各アド
レス可能セグメントについて１つのエントリイを
含む。各エントリイはDASD１１のためにアドレ
ス表示を含む。それは、どのデータがキヤツシユ
１２の中に記憶されているか、又はキヤツシユ・
スペースがデータのために決定されたかを表示す
るためである。ハツシユ・クラスはデイレクトリ
イ３０のエントリイの複数個を含んでよいからリ
ンキング機構３１は、単一的にリンクされたリス
トを用いて、同一ハツシユ・クラスにある全ての
エントリイを相互にリンクする。１度DASD１１
のアドレスに対応するデイレクトリイ・エントリ
イが発見されると、キヤツシユ１２は、通路３２
を介して、デイレクトリイ３０によつて指示され
たアドレスをアクセスされる。次いで、データ
は、ホスト（図示せず）とキヤツシユ１２との間
で、Ｉ／Ｏ接続線１３を介して転送されることが
できる。勿論、デイレクトリイ３０はミス（即
ち、データ・スペースはキヤツシユ１２の中で割
当てられなかつたこと）を表示してよい。この場
合、他の動作が必要となる。

旧ハツシユ回路２３が、キヤツシユ１２への前
の参照が現在受取られたDASDアドレスに対して
なされたものでなく、それから離れたものである
ことを示す場合、現在受取られたアドレスは、ア
ドレス・ハツシング動作のために、ハツシユ回路
３４へ与えられる。ハツシング動作の結果とし
て、バス３５へ与えられたアドレス信号は、SIT
２７における所与のレジスタを指定する。そのレ
ジスタの内容は、ハツシユ・クラスに対応するデ
イレクトリイ３０のエントリイを指定する。次い
で、後述するように、デイレクトリイ３０のハツ
シユ・クラスが走査される。

要するに、キヤツシユ１２へのアクセスは、
DASD１１のアドレス信号がバス１４上で受取ら
れ、それが旧ハツシユ回路２３へ送られ、次いで
新しいハツシング動作を実行するためハツシユ回
路３４を通るか、直接にSIT２７へ与えられて、
デイレクトリイ３０に対するインデツクス又はア
ドレス信号を発生することによつて行われる。次
に、デイレクトリイ３０はハツシユ・クラス内の
エントリイを走査するためにアクセスされるが、
それは受取られたDASDアドレスに対応する
DASD１１のアドレスを探すためである。ヒツト
の場合、キヤツシユ１２がアクセスされ、そうで
なければ、ミスが表示される。

DASD１１は直接にアクセスすることができ
る。この場合、スイツチ１６は他の位置へセツト
され、スイツチ１８も他の位置へ動かされる。そ
して、データへのアクセス及びDASD１１へ記録
するためのデータ記憶領域へのアクセスは、通常
のデイスク記憶装置の場合と同じようにして実行
される。

デイレクトリイ３０によつてミスが表示される
と、バス３３を介してコントロール２０へ与えら
れる制御信号は、スイツチ１８を図示された位置
へ付勢する。それは、DADSからバス２２を介し
てキヤツシユ１２へ、データ信号を転送するため
である。勿論、そのような転送が生じる前に、
DASD１１は利用可能となつていなければならず
（ビジイでない）、デイレクトリイ３０及びハツシ
ング・アドレスがセツトアツプされて、キヤツシ
ユ１２へのアクセスが能動化されねばならない。

第２図はDASD１１の概略的構成を示す。一般
的に、それぞれのDASD１１（例えばＤ０）は同
時に回転する複数のデイスク４０，４１を含み、
各デイスクはデータ信号を記録するための１対の
表面を有する。Ｄ０にある表面の１つは、位置ず
け情報又はサーボ情報を記憶するために確保され
ている。トラツクの全ては、他のトラツクの全て
と同心円関係を有し、かつ他の表面上の他のトラ
ツクと半径方向的に揃えられている。例えば、２
つのデイスク４０及び４１の各々は、それぞれ半
径方向で一番外にあるトラツク４３，４２を有す
る。半径方向的に一番外の位置にあるトラツクは
シリンダ０，Ｃ０と呼ばれる。各表面に対して１
つのヘツドが設けられるから、サーボ・機構（図
示せず）がヘツド（図示せず）をＣ０トラツクへ
整列させると、任意の表面が電子スイツチングの
働きによりアクセスされ、Ｃ０中の任意のトラツ
クがアクセスできるようになる。他のシリンダに
アクセスするためには、ヘツドの全てが、アドレ
スされたトラツク（例えば、シリンダＣ１のトラ
ツク）へ向つて、半径方向へ動かされなければな
らない。この機械的な移動はデータ領域へアクセ
スする場合にかなりの遅延を生じ、従つて、顕著
な遅延アクセス境界となる。他のシリンダは（１
つのデイスク装置には、500以上のシリンダがあ
るかも知れない）、それぞれデイスク４１及び４
０の上に存在するトラツク４４及び４５を有する
シリンダＸを含む。同様に、シリンダＹはデイス
ク４１上にトラツク４６を有し、デイスク４０も
同様のトラツクを有する。同じように、DASD１
１の選択はかなりのプロトコルを必要とし、遅延
アクセス境界となる。

ハツシユ・クラスを限定する主たるフアクタは
各記憶装置にあるシリンダの数であるから、前述
した特性の全ては本発明のハツシング・システム
へ融合されている。これはハツシユ・アドレシン
グにおいてシリンダ・オフセツトを生じる。装置
アドレスによつて指定された全ての装置は、SIT
２７のアドレス・スペース内でバランスされたス
ペースを割当てられる。各ハツシユ・クラスは装
置の各々からのアドレスを含む。小さなSIT２７
では、所与の装置から得られたいくつかのシリン
ダ・アドレス・スペースは、後にもつと明らかに
なるように、同一のハツシユ・クラス内にあるか
も知れない。ハツシングの順序ずけられた対称性
を与えるため、装置はSIT２７のアドレス・サイ
ズ（即ち、そこに含まれるレジスタの数）の関数
としてオフセツトされる。従つて、装置の総数は
オフセツトであり、全てのＣ０に対する全てのア
ドレスは、決して同じハツシユ・クラスの中には
ない。Ｃ０は、典型的に、デイスク記憶装置に記
憶されたデータに対するインデツクスを含むの
で、それは最も普通にアドレスされるシリンダで
ある。もつとも普通にアドレスされるシリンダを
異つたハツシユ・クラスに保つことによつて、ハ
ツシング動作におけるハツシユ・コリジヨンの確
率が少なくなる。SIT２７ではトラツクが隣接し
ているので、トラツクのアドレスをSIT２７の隣
接したレジスタへ関連ずけることによつて、トラ
ツク間の電子的切換えが有利となる。シリンダ及
び装置のオフセツトは、キヤツシユ１２のサイズ
が変化した時にも、SIT２７のサイズが変化した
時にも、ハツシング・アルゴリズムを容易に調整
可能にする。ここで注意すべきは、キヤツシユ１
２又はSIT２７が変化した時、キヤツシユ１２に
あるデータの全ては、データの統一性を維持する
ため無効にされねばならないことである。

第２図において、ハツシユ・クラスは次のよう
になつている。

シリンダ−Ｃ−オフセツト トラツク−Ｈ−隣接 装置−バランスされたスペース 装置−Ｄ−オフセツト 第３図及び第４図は、０個のレジスタからＮ個
のレジスタまで延長されているSIT２７のアドレ
ス・スペースを示す。ハツシング・アルゴリズム
は、装置アドレスの全てを、SIT２７のベース・
アドレス「０」から等しい大きさだけオフセツト
する。例えば、第３図のアドレス・スペース５０
の場合、14個の装置（DASD１１）は、14個の等
しいスペースのオフセツト５１を有するように示
される。装置Ｄ０は、ゼロのところに、そのシリ
ンダ「０」アドレスを有する。装置Ｄ１はそのシ
リンダ「０」アドレスをＮ／14のところに有し、
装置Ｄ２はそのシリンダ「０」アドレスを2N／
14のところに有する。これは、各装置DXのシリ
ンダ「０」が、装置の数によつて除算されたSIT
２７のアドレスNXのところでインデツクスされ
ることを意味する。従つて、22個の装置がシステ
ム１０の中にある時、小さいオフセツト５２が生
じる。第３図は、全てのDASD１１が同じ数のト
ラツクを有する場合を示す。しかし、この制限
は、本発明の実施型態を簡単にするが、必要条件
となるものではない。第４図において、SIT２７
は、各種の記憶装置のトラツク数で表わしたサイ
ズ又は容量に従つて、異つたオフセツトへ分割さ
れている。大きな装置に対するオフセツト５６
は、オフセツト５５より大きい。同様に、オフセ
ツト５７は更に大きい装置に対するものである。

第５図は、デイレクトリイ３０にアクセスする
ため、装置アドレスがどのようにSITレジスタ・
アドレスに現われるかのマツプを示す。装置Ｄ０
−Ｄ３のための欄６０，６１，６２，６３には、
それぞれ別個の装置アドレスが掲げられている。
シリンダ番号Ｃは欄の左方に示され、シリンダ内
のトラツクの番号は欄の右方に示される。第５図
に示されるように各シリンダは10本のトラツクを
有する。10の値は任意に選択されたものであつ
て、例を簡単にするための値である。第５図の例
示されたマツピングのハツシユ・クラスは、シリ
ンダ及びトラツク表示の行に対応する。例えば、
１つのハツシユ・クラスは装置Ｄ０のアドレス
660、装置Ｄ１のアドレス330、装置Ｄ２のアドレ
ス000より構成され、装置Ｄ３については、エン
トリイは存在しない。小さなSIT２７では、ハツ
シユ・クラスは装置の各々から取られた１つ又は
それ以上のトラツクを含むことができる。装置Ｄ
０のシリンダＣ０は、トラツク00−09を有する６
５の部分によつて示される。装置Ｄ０のシリンダ
Ｃ１もトラツク０−９を有するが、これらのトラ
ツクは10−19によつて示される。同様に、装置Ｄ
０内の全てのトラツクは、それぞれのシリンダに
よつて表示される。SIT２７は比較的に大きく、
１つのハツシユ・クラスは所与の装置から取られ
た１つだけのトラツクを含む。実施例の場合、装
置オフセツトは６６で示されるように３シリンダ
である。重複はない。即ち、SIT２７のサイズに
関しては、比較的小さな装置が存在する。装置Ｄ
１のシリンダＣ０は６７のところに現われ、装置
Ｄ２のシリンダＣ０は６８のところに現われる。
この編成は第３図及び第４図の装置配分に従つた
ものであつて、如何なる装置のシリンダＣ０も他
の装置のシリンダＣ０とハツシユ・クラスを共用
しない。装置Ｄ２において、数字７０は３つのシ
リンダ装置オフセツトを指定するが、数字７１は
空のスペースを示す。即ち、SIT２７のこのスペ
ースは、装置Ｄ２のためにトラツク・アドレスを
含まない。他方、DASD１１のサイズに関して小
さなSIT２７の場合、各ハツシユ・クラスは、各
装置から取られた２つのトラツク、各装置から取
られた３つのトラツクなどを含むことができる。
前と同じように、如何なる装置のシリンダＣ０
も、他の装置のシリンダＣ０から得られたハツシ
ユ・クラスを共用しない。この原理を拡張すれ
ば、同じようにアドレスされるシリンダは、同じ
ハツシユ・クラスの中にはないと言える。即ち、
或る装置のシリンダＸは、常に他の装置のシリン
ダＸとは異つたハツシユ・クラスの中にある。こ
こで、Ｘはシリンダ・アドレスを示す整数であ
る。

第６図はハツシユ回路３４を示す論理図であ
る。ハツシユ回路３４は、８４にSIT２７のレジ
スタ・アドレスを出力する演算回路である。この
レジスタ・アドレスは、SIT２７にあるレジスタ
の数と法とする数値を有するハツシユ・クラスを
指定する。計算は、７５でシリンダ・アドレスＣ
を２進乗算器７６へ与えることによつて開始され
る。乗算器７６は７７で受取られたシリンダ・ウ
エイトCWとＣとを乗算する。シリンダ・ウエイ
トは、当該装置における、シリンダ当りのトラツ
クの数である。結果の積は、加算器７８におい
て、線７９を介して与えられたトラツク・アドレ
スＨへ加えられる。この積の和はモジユロＮ加算
器８０へ与えられる。加算器８０では、上記の積
の和が装置オフセツト積へ加えられる。装置オフ
セツト積は、それぞれ８２及び８３で受取られた
装置番号Ｄ及び装置ウエイトDWから構成され
る。装置ウエイトはSIT２７のサイズ（SITにあ
るレジスタの数）／DASD装置の数である。８４
で得られるSIT２７のアドレス信号は、ハツシ
ユ・クラスに対するデイレクトリイ３０のインデ
ツクスをフエツチするため、SIT２７へアクセス
する。

第７図は第１図に示されるシステム１０のハツ
シング動作を詳細に示す。装置アドレスCHD（Ｃ
……シリンダ、Ｈ……ヘツド、Ｄ……装置）は、
スイツチ１６を介して旧ハツシユ回路２３へ送ら
れる。更にレコードＲのアドレスが与えられる。
これはハツシング・プロセスの１部ではない。何
故ならば、DASD１１のトラツクの全ての内容が
キヤツシユ１２へ転送されることができるからで
ある。レコードがDASD１１の中で別個にアドレ
ス可能である場合、レコード番号Ｒはハツシン
グ・アルゴリズムの中へ導入されることができ
る。アドレスCHDは比較回路９０へ与えられる。
比較回路９０は、CH値の比較を行う。即ち、バ
ス８９を介してレジスタ９１へ与えられたＤアド
レス信号によつて選択されたレジスタ９１の内容
の１部であるCH値と比較する。Ｃが等しい場合
（トラツクが同一シリンダにある場合、比較回路
９０は差異信号を加算器９２へ与える。差異信号
は、スイツチ１６から受取られたＨ値と、レジス
タ９１に記憶されたＨ値との差を示す。この差
は、レジスタ９１に記憶されたSITアドレスへ加
えられる。それは、第６図に関して説明したよう
にハツシングすることなくCHDのためにSITア
ドレスを発生するためである。上記の差の値に前
のSITアドレスを加えたものは、シリンダ内のト
ラツクに関してデイレクトリイ３０へのインデツ
クスを含むSIT２７のレジスタを指定する。従つ
て、シリンダ内の全てのトラツクについて、１度
シリンダがアクセスされると、ハツシユ結果が一
時的に保存される場合、それ以上のハツシングは
必要でない。旧SITアドレスに差異を加えた合計
は、OR回路９３を介してSIT２７をアドレスす
るためそこへ与えられる。アドレスされたSIT２
７のレジスタの内容は、バス９５を介してデイレ
クトリイ３０をアドレスするためそこへ与えられ
る。SIT２７のレジスタ内容が全てゼロである場
合、キヤツシユ・ミスが表示される。

異つたシリンダがアクセスされていることを比
較回路９０が表示すると、新しいハツシユが起
る。アドレスCHDはバス９６を介してハツシユ
回路３４へ与えられる。バス９６は第６図の線７
５へ接続される。ハツシユ回路３４は、OR回路
９３を介してSIT２７をアドレスするため、バス
３５へSIT２７のアドレスを出力する。新しくハ
ツシングされたSIT値はレジスタ９１に入れられ
る。このレジスタは、バス８９を介して送られた
Ｄ値によつて指定される。

バス９５にあるデイレクトリイ３０のアドレス
信号は、エントリイ、レジスタ１００の１つを、
デイレクトリイ３０におけるハツシユ・クラスの
最初のエントリイとして選択する。アクセスされ
たレジスタは、バス１０１を介して比較回路１０
２へDCH値を与える。比較のためレコード値Ｒ
が与えられる場合、レジスタ１００のフイールド
１１１にあるレコード値も比較回路１０２へ与え
られる。比較回路１０２は、レジスタ１００に記
憶されたDASDアドレスとバス１０３上で受取ら
れたアドレスとを比較する。比較が不等価であれ
ば、比較回路１０２は、HLフイールド１０７に
アクセスするため、バス１０６を介してアクセス
信号を送る。HLフイールド１０７は、単一的に
リンクされたリストの１部分である。この部分
は、同一ハツシユ・クラスのエントリイを含む次
のレジスタ１００のアドレスを指示する。次のレ
ジスタ１００は、線３１によつて示されるように
アクセスされる。HLフイールド１０７がEOC
（連鎖の終り）を示す時、線１０８上にミスが表
示される。線１０８は第１図の線３３に対応す
る。

比較回路１０２が等価を示す時、キヤツシユ１
２のヒツトが起つている。比較回路１０２によつ
て線１０４へ与えられた信号は、アドレス発生器
１０５を能動化する。アドレス発生器１０５はバ
ス１０６′からデイレクトリイ３０のアドレスを
取り（バス９５又はHLフイールド１０７を介す
るアクセス）、このアドレスに基いてキヤツシユ
１２のアドレスを発生する。キヤツシユ・アドレ
スは、キヤツシユ１２にアクセスするため、バス
３２へ与えられる。アドレス発生器１０５は、キ
ヤツシユ１２のオフセツト・アドレスを計算する
ため、レジスタ１００のオフセツト・アドレスに
或る定数をかけあわせる。この定数は、エントリ
イ・レジスタ（ハツシユ・レジスタ）１００にお
けるバイト数に対するキヤツシユ１２中のアドレ
ス可能セグメントのバイト数の率を示す値であ
る。次に、キヤツシユ１２のオフセツトがキヤツ
シユ１２のベース・アドレスに加えられ、キヤツ
シユ１２のアドレスが得られる。計算する代り
に、各デイレクトリイに対する計算結果を、各デ
イレクトリイ・エントリイと共に、物理的又は論
理的に記憶することもできる。

デイレクトリイ３０はフイールド１１１，１０
７の外にインデツクス・フイールド１１０を含
む。フイールド１１０はデイレクトリイ・エント
リイを指定するのに有用である。フイールド１１
２はレコードＲのセクタ値を含み、フイールド１
１３は論理シリンダ数を含み（例えばリアル・デ
イスク上の仮想デイスクに対して与えられる）、
フイールド１１４は本発明の理解に無関係の種々
の制御フラグを含む。フイールド１１５及び１１
６は、それぞれLRU（least recently used）リス
トにおける後方ポインタ及び前方ポインタ及び後
方ポインタを示す。このリストは、バツフア管理
技術において周知の如く、キヤツシユ１２のスペ
ース管理に関連して使用される。

第８図は本発明の実施例を示す。DSDA１１の
２つのストリングは、キヤツシユ１２と通信する
と共に入出力接続線１３を介してホスト（図示せ
ず）と通信する。入出力接続線はチヤネル・アダ
プタ１２０（CAA，CAB，CAC，CADを含む）
によつて制御される。これらのチヤネル・アダプ
タはIBM370シリーズ・コンピユータで使用され
る入出力接続論理設計を採用している。プロセツ
サ１２１は、バス１２２及びチヤネル・アダプタ
１２０を介してホストと通信する。例えば、ホス
トによつて与えられた周辺指令は、バス１２２を
介してプロセツサ１２１へ転送される。プロセツ
サ１２１は、バス１２３を介してシステム・スト
レージ１２４とも通信する。システム・ストレー
ジ１２４はキヤツシユ１２、デイレクトリイ３
０、SIT２７を含む。システム・ストレージ１２
４は、半導体で構成された高速ランダム・アクセ
ス・メモリであることが望ましい。キヤツシユ１
２、SIT２７、及びデイレクトリイ３０に対する
全てのアドレシングは、ベース・アドレスにオフ
セツトを加えることにより行われる。

プロセツサ１２１はバス１３０を介してDASD
１１と通信する。バス１３０はデータ・フロー回
路１３１及び装置アダプタ１３２，１３２′へ延
長される。装置アダプタ１３２，１３２′の各々
はDASD１１の１つのストリングを制御すると共
にそれにアクセスし、既知の技術を使用して構成
されている。データ・フロー回路１３１は直列化
器、その他デイスク記憶装置で通常使用される回
路を含むことができる。DASD１１へ直接にアク
セスするため、データ・フロー回路１３１とチヤ
ネル・アダプタ１２０との間にバス１３３が設け
られる。バス１３４は、データ・フロー回路１３
１をシステム・ストレージ１２４（従つてキヤツ
シユ１２）へ接続する。バス１３５はシステム・
ストレージ１２４をチヤネル・アダプタ１２０へ
接続する。第１図のスイツチ１６の機能は、既知
の電子技術を用いてチヤネル・アダプタ１２０の
中で実行され、スイツチ１８の機能は、データ・
フロー回路１３１の中で実行される。

プロセツサ１２１は制御ストレージ１４０を有
する。制御ストレージ１４０は高速ランダム・ア
クセス・メモリであり、ハツシユ回路３４の機能
を実行するマイクロコード形コンピユータ・プロ
グラム３４Ｐを含む。制御ストレージには、
LDCBレジスタ２５Ｐも含まれる。更に、記憶シ
ステム１０を通常の態様で制御するため、他のプ
ログラム１４１が含まれている。他方、プロセツ
サ１２１は、マイクロコードの実行速度を早める
ため、複数の高速レジスタ１４２を含む。レジス
タ１４２は、プロセツサのために、スクラツチ・
パツド又は作業スペースを形成する。SITレジス
タ１４３はSIT２７の１ページを含み、この１ペ
ージはプロセツサ１２１によつて処理される。即
ち、１度プログラム３４Ｐがプロセツト１２１に
よつて実行されると、ハツシユの１つ又は２つの
シリンダに対応するSIT２７の１ページがレジス
タ１４３へ転送され、旧ハツシユ回路２３の手法
が実行される。更に、デイレクトリイ３０の探索
は、デイレクトリイ・レジスタ１４４に対するデ
イレクトリイ・エントリイの１ページの転送を生
じる。それは迅速処理を達成するためである。こ
のようにして、制御目的のためのシステム・スト
レージ１２４のアクセスは最少にされるので、デ
ータ処理信号の転送と、プロセツサ１２１による
制御処理が重複して実行される。４つのチヤネ
ル・アダプタが設けられるので、４つの異つた動
作が同時に実行されてよい。更に、独立した動作
がDASD１１によつて実行されることができるの
で、プロセツサ１２１は、できるだけシステム・
ストレージ１２４から独立して処理を実行するこ
とができなければならない。第８図に示される装
置の動作は第９図乃至第１１図を参照して、より
良く理解することができる。注意すべきは、プロ
グラム１４１が、プログラミング及びデータ処理
技術において周知の遊び走査又はデイスパツチン
グ機能を含むことである。

第９図に示されるLDCBレジスタ２５Ｐは、キ
ヤツシユ１２の特定のアクセスに関連したDASD
１１のアドレスを含む。例えば、フイールド１５
０に含まれるシーク・アドレスはシリンダを限定
し、フイールド１５１及び１５２にあるSIDアド
レス及びセクタは、DASD１１でどのトラツク又
はトラツク部分がアドレスされるべきであるかを
指定する。フイールド１５３のインデツクスは第
７図のフイールド１１０にあるインデツクスに対
応する。フイールド１５４のキヤツシユ・アドレ
スは、アドレス発生器１０５及びプログラム１４
１によつて発生されたキヤツシユ・アドレスであ
る。フイールド１５５にあるシーケンス・ビツト
は、連続的にアドレスされる一連のブロツクがシ
ーケンシヤル・モードで転送されることを示す。
シーケンス・ビツトは、ホストから受取られたモ
ード設定指令によつてセツトされる。モード設定
指令は、システム１０によつて実行されるべき動
作の種類を示す。省略符号１５６はレジスタ２５
Ｐが本発明の理解には関連のない他のエントリイ
を含んでよいことを示す。

次に第１０図を参照すると、そこにはプログラ
ム２３Ｐによつて実行される旧ハツシユ機能が詳
細なマシン動作のフローとして示される。マシン
動作の開始は１６０で始まる。これはプログラム
２３Ｐの能動化に対応する。最初のステツプはレ
ジスタ２５Ｐへアクセスすることである。それ
は、フイールド１５５のシーケンス・ビツトがセ
ツトされていてシーケンシヤル・モードを示すか
どうかを決定するためである。或るブロツクがア
クセスされる時、同一のシリンダ又は隣接したト
ラツクにある次のデータ・ブロツクがアクセスさ
れる高い確率が存在する。本実施例において、シ
ーケンシヤル・モードで使用されるアドレスのみ
が、旧ハツシユ原理を使用する。非シーケンシヤ
ル・モードの場合、プログラム３４Ｐによつて実
行されるハツシユ動作が論理通路２００を介して
能動化される。ステツプ１６１がシーケンシヤ
ル・モードを示す時、プロセツサ１２１はレコー
ドＲに対する受信アドレスRDCHを内部レジス
タIR（図示せず）へ転送する。１６３で、プロセ
ツサ１２１は、チヤネル・アダプタ１２０を介し
て、受取られたアドレスRDCHと、そのアドレ
スに対して許されたアドレス範囲とを比較する。
即ち、ホストは「範囲限定」指令を送り、この指
令は、所与のチヤネル・アダプタ１２０を含む所
与のチヤネル通路のためにアクセス限界を設定す
る。もしアドレスRDCHが限定されたアドレス
範囲の外にあれば、プロセツサ１２１は論理通路
１６４をたどり、ホストへエラー状態を知らせ
る。そうでなければ、１６６で、プロセツサ１２
１は、受取られたRDCHと、レジスタ９１の最
後のアドレスとを比較する。レジスタ９１は、第
８図においてはレジスタ１４２に含まれる。もし
受取られたアドレスRDCHとレジスタ９１にあ
る最後のアドレスとの差が１より大きければ、論
理通路２００を介してハツシユ動作が能動化され
る。トラツク・アドレスＨが１だけ異なる時、シ
リンダ境界と無関係にレジスタ９１の内容へ１が
加えられる。それはSIT２７のアドレスを１だけ
増加させたり減少させたりするためである。隣接
したSIT２７のレジスタが、ハツシングなしにデ
イレクトリイ３０へアクセスできるように読出さ
れる。シーケンシヤル・モードでは、キヤツシユ
１２の複数のデータ・ブロツクにアクセスするた
め、１つのハツシユ動作のみが必要となる。

代替的方法として、比較ステツプ166は、受取
られたアドレスRDCHがレジスタ９１に記憶さ
れたアドレスと同じシリンダにあるかどうかを決
定するため、比較動作を実行する。その場合、受
取られたアドレスと記憶されたアドレスとの差異
値は、SIT２７のレジスタのオフセツト・アドレ
スを指示する。これのレジスタは、受取られた
RDCH及びレジスタ９１に記憶されたアドレス
に対応するポインタを含む。次に、この差異値は
レジスタ９１へ加算されるか又はそこから減算さ
れ、デイレクトリイ３０をインデツクスするSIT
２７のレジスタが得られる。

本実施例において、データが必要とされる前
に、そのデータをキヤツシユへ転送することは、
所与のシリンダ（即ち、遅延境界の所与の組）の
中に存在するデータに限ることとした。しかし、
本発明の他の実施にあたつては、このような制限
は存在しない。１７０では、受取られたアドレス
RDCHがレジスタ９１にある最後のアドレスと
同じシリンダにあるかどうかを決定するため、シ
リンダ境界が検査される。もしRDCHがシリン
ダの外にあれば、プロセツサ１２１は１７１から
論理通路１７２をたどつてミスを知らせる。即
ち、プロセツサ１２１は、データがキヤツシユ１
２へ転送されなかつたことを知る。他方、
RDCHがレジスタ９１に記憶されたアドレスと
同じシリンダにあれば、１７３でデイレクトリイ
３０のアドレスがSIT２７からフエツチされ、前
述したハツシユ・クラスの探索が実行される。探
索が終ると、プロセツサ１２４は、１７４で、デ
ータがキヤツシユ３０にあるかどうかを決定す
る。例えば、SIT２７のエントリイがオール・ゼ
ロであれば、即時にミスが表示される。そうでな
ければ、デイレクトリイ３０のハツシユ・クラス
が順次に探索される。ミスの場合、通常の割当て
及びデータ転送の手順がとられる。ヒツトの場
合、プロセツサ１２１は、１７５で、データが固
定（ピン）されるか、又はキヤツシユ３０へ送ら
れ得るかを決定する。固定化（pinning又は
binding）は、データが解放されるまで、キヤツ
シユ３０にとどまつていなければならないことを
意味し、従つてそのようなデータは置換アルゴリ
ズムの対象とならない。固定されたデータについ
ては、論理通路１８０がとられ、キヤツシユ１２
のデータにアクセスし又はキヤツシユ１２にデー
タを記憶する準備を実行する。データが固定され
ていなければ、１７６で、レコードＲは置換アル
ゴリズムの中で最も近時に使用された（MRU）
データであるとされる。次に、論理通路１８０が
とられる。

第１１図はプログラム３４Ｐの動作を示す。旧
ハツシユ動作を実行するプログラム２３Ｐが異な
るシリンダのアクセスを表示すると、プロセツサ
１２１はステツプ201への論理通路２００をたど
る。それは、レジスタ２５ＰからアドレスDCH
をとり、それをレジスタ１４２に置くためであ
る。ステツプ202及び203は、第１図のハツシユ回
路３４に対応する機能を実行する。ステツプ202
は、ステツプ202に表示された等式に従つてSIT
２７のアドレスを発生し、そのアドレスをレジス
タ１４２へ記憶する。ここで注意すべきはSIT２
７の法の２倍の値が使用されていることである。
即ち、Ｎではなく2Nが使用されている。203でハ
ツシユ・オフセツト（HO）がレジスタ１４２の
内容に等しくされ、ハツシユ・シリンダ（HC）
がレジスタ１４２の内容を２で除算した値にされ
る。204で、システム・ストレージ１２４の中に
含まれHO及びHCによつて指定されたSIT２７
のレジスタ内容が、レジスタ１４３へ転送され
る。205で、HCに対応するレジスタ１４３が、
デイレクトリイ３０中のエントリイに対するポイ
ンタを得るため読出される。このエントリイはハ
ツシユ値に対応する。次にデイレクトリイ３０
は、ステツプ217から始まる探索ループ210の中で
探索される。連鎖の終り（EOC、ハツシユ・ク
ラスの終り）は常に217で検出される。もしSIT
２７がゼロのエントリイを有すれば、連鎖の終り
は217で表示される。

所与のハツシユ・クラス内でデイレクトリイ３
０を探索するためには、デイレクトリイ３０の１
部をレジスタ１４４へ転送しなければならない。
この転送はデイレクトリイ３０の探索ループ210
内で暗黙的に示される。ループ210は、比較回路
１０２を含む第７図に対応する。211ではデイレ
クトリイ３０のエントリイが読出され、レジスタ
１４４へ転送される。212で、デイレクトリイの
エントリイに含まれるDASDアドレスの値DCH
が、ホストから受取られかつステツプ201でレジ
スタ１４２に記憶されたDCH値と比較される。
比較が一致しない時、走査は継続しなければなら
ない。従つてプロセツサ１２１は、検査されるべ
き次のデイレクトリイ３０のエントリイを指定す
るため、論理通路２１５を通つてリンク・ポイン
タを読出す。217では、リンク・ポインタの内容
が検査され、それが連鎖の終り（EOC）である
かどうか決定される。もし連鎖の終りであれば、
キヤツシユ・ミスが起つており、218でレジスタ
１４２のミス・フラグがセツトされる。このフラ
グは後にプロセツサ１２１によつて使用される。
次にプログラムは通路２１４から出て、データ処
理技術で知られるように、指令の実行を続ける。
ハツシユ・クラスが217で終らない場合、ステツ
プ211及び212が反復される。ループは、212でヒ
ツトが表示されるまで継続する。

キヤツシユ・ビツトが生じると、プロセツサ１
２１は、キヤツシユ・アドレスを発生するため、
論理通路１０４を通つてステツプ213へ進む。ス
テツプ213は第７図のアドレス発生器１０５に対
応する。キヤツシユ・アドレスはレジスタ１４４
にあるデイレクトリイ３０のエントリイのアドレ
スに基いて発生される。上記エントリイは、キヤ
ツシユ・アドレスを発生するため、所定の態様で
変更されている。即ち、キヤツシユ１２のそれぞ
れのアドレス可能セグメントについてデイレクト
リイ３０の１つのエントリイが存在する。従つ
て、空間的関係を設定することができる。次に、
エントリイ・レジスタ１００におけるフイールド
１１０のインデツクスがレジスタ２５Ｐのフイー
ルド１５３へセツトされる。またレジスタ１４２
にあるヒツト・フラグ（図示せず）がセツトさ
れ、キヤツシユ１２の指定されたセグメントを最
も近時に使用されたセグメントとするため、エン
トリイ・レジスタ１００におけるフイールド１１
５及び１１６の後方ポインタ及び前方ポインタを
調整することによつてLRUリストが更新される。
LRUリストの更新は周知であり、従つて説明を
省略する。受取られたアドレスRDCH及びSIT２
７のアドレスはレジスタ９１に記憶される。

【図面の簡単な説明】

第１図は本発明の装置を使用する階層記憶シス
テムのブロツク図、第２図は本発明の装置で実行
されるハツシユ・アドレシングに対するデイスク
記憶装置の構造的関係を示す図、第３図及び第４
図は第１図の階層記憶システムで使用されるスキ
ヤタ・インデツクス・テーブルのアドレス・スペ
ース内に配分されたデイスク装置のアドレスを示
す図、第５図は第１図の階層記憶システムが複数
の装置を含む場合のハツシユ・アドレス配分を示
すマツプ、第６図は第１図に示されたシステムの
中でハツシユ方法を実行する回路の論理図、第７
図は本発明の装置で使用されるデイレクトリイの
構成及び関連した制御回路を示す図、第８図は本
発明の代替的実施例を示す図、第９図は第８図の
システムと結合して使用される論理装置制御ブロ
ツク（LDCB）のデータ構成を示す図、第１０図
は第８図に示されるシステムにおいて遅延アクセ
ス境界内のシーケンシヤル・トラツクのハツシン
グを避けるマシン動作を示す論理フロー図、第１
１図は第８図に示されるシステムにおいてハツシ
ング実行方法を示す論理フロー図である。 １０……階層周辺記憶システム、１１……直接
アクセス記憶装置、１２……キヤツシユ、２０…
…コントロール、２３……旧ハツシユ回路、２５
……論理装置制御ブロツク（LDCB）レジスタ、
２７……スキヤタ・インデツクス・テーブル
（SIT）、３０……デイレクトリイ、３４……ハツ
シユ回路。

Claims (1)

1. 【特許請求の範囲】 １ それぞれが複数のアドレス可能メモリ・セグ
   メントを有する複数のアドレス可能ユニツトを有
   するバツキング・ストアと、該バツキング・スト
   アのためのバツフアとして使用されるアドレス可
   能バツフア・セグメントを有するバツフア・メモ
   リとを具備する記憶システムにおいて、与えられ
   たバツキング・ストアのアドレスに応答して上記
   バツフア・セグメントをアドレスするための、下
   記構成要件(イ)−(ホ)を有するアドレシング装置。 (イ) 上記アドレス可能ユニツトのアドレス及び上
   記メモリ・セグメントのアドレスを含む上記メ
   モリ・セグメントに関連した信号を記憶したデ
   イレクトリイ・ユニツト。このデイレクトリ
   イ・ユニツトは複数のアドレス可能エントリイ
   を有し、該エントリイの各々は或る所定の数
   （自然数）のアドレス・クラスの１つに対応づ
   けられている。アドレス・クラスごとに当該ア
   ドレス・クラスに対応づけられたエントリイ同
   士をリンクするリンク手段が設けられている。 (ロ) 上記所定の数に等しいアドレス可能レジスタ
   を具備し、各レジスタは上記リンク手段の１つ
   のアドレスを記憶している、インデツクス・テ
   ーブル。 (ハ) 上記アドレス可能ユニツトのアドレス及び上
   記メモリ・セグメントのアドレスを含む上記バ
   ツキング・ストアのアドレスを受取つて、上記
   インデツクス・テーブルに含まれるアドレス可
   能レジスタの１つのアドレスを発生する手段。 当該手段は、さらに以下の要素からなる。 (i) 上記アドレス可能ユニツトのアドレス毎
   に、１から上記所定の数までの範囲の自然数
   の中から当該アドレス可能ユニツトに固有な
   数値を予め決定しておき、上記アドレス可能
   ユニツトのアドレスを受け取る度に、該受け
   取つたアドレス可能ユニツトのアドレスに固
   有の数値を発生する手段。 (ii) 上記メモリ・セグメントのアドレスを受け
   取つて、該受け取つたメモリ・セグメントの
   アドレスのみに基づいて数値を発生する手
   段。 (iii) 上記手段(i)によつて発生された数値と上記
   手段(ii)によつて発生された数値を加算し、該
   加算結果の上記所定の数による除算を実行
   し、その剰余を求める手段。該剰余をもつて
   上記アドレス可能レジスタの１つのアドレス
   とする。 (ニ) 上記発生されたアドレスに応答して、上記イ
   ンデツクス・テーブルの１つのアドレス可能レ
   ジスタをアドレスし、このアドレスされたレジ
   スタの内容に基いて上記デイレクトリイ・ユニ
   ツトのアドレス可能エントリイのリンク手段の
   １つをアドレスする手段。 (ホ) 上記バツキング・ストアのアドレス及び上記
   アドレスされたリンク手段に対応づけられたエ
   ントリイに記憶された信号を受取つて、上記バ
   ツキング・ストアのアドレスに応答するバツフ
   ア・セグメントのアドレスを決定する手段。 ２ 上記複数のアドレス可能ユニツトは相等しい
   DASDであり、 上記バツキング・ストアのアドレスは、上記
   DASDのアドレス(D)、DASD内のシリンダのアド
   レス(C)、シリンダ内のトラツクのアドレス(H)を含
   み、 上記手段(ハ)(i)においては、上記所定の数を上記
   DASDの総数で割つた商として重み付け係数
   （DW）を予め求めておき、受け取つたDASDの
   アドレス(D)に上記係数（DW）を掛け合わせて、
   該DASDのアドレス(D)に固有の数値を発生し、 上記手段(ハ)(ii)においては、上記メモリ・セグメ
   ントのアドレスのうち、シリンダのアドレス(C)及
   びトラツクのアドレス(H)によつて一意に定まる数
   値を発生する ことを特徴とする、特許請求の範囲第１項記載の
   アドレシング装置。