JPH0247865A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、特にバ
イポーラ素子とＭＯ３型素子とを同一半導体基板に構成
したＢｉ−ＣＭＯ３集積回路装置における埋込高濃度領
域の形成方法に関する。

〔従来の技術〕

現在、Ｂｉ−ＣＭＯ３集積回路装置では、半導体基板に
ｎ゛埋込領域及びｐ゛埋込領域を並列状態に形成し、か
つこれら埋込領域上に夫々ｎウェル及びｐウェルを有す
る構造が一般的である。そして、ｎ゛埋込領域及びＰ゛
埋込領域の形成に際しては、マスク工程削減のため、こ
れらの埋込領域を一回のマスク工程で形成する方法が従
来がらとられている。

即ち、第３図（ａ）乃至（ｆ）はその−例を工程順に示
す縦断面図であり、先ず、第３図（ａ）のように、ｐ型
シリコン基板１上に第１シリコン酸化膜２及びシリコン
窒化膜３を形成した後、第３図（ｂ）のように、ｎ゛埋
込領域を形成する領域のシリコン窒化膜３及び第１シリ
コン酸化膜２をマスク工程により除去する。そして、こ
れら第■シリコン酸化膜２とシリコン窒化膜３をマスク
にしたヒ素の固相拡散によりｎ″領域８を選択的に形成
する。

次いで、第３図（Ｃ）のように、シリコン窒化膜３をマ
スクとした選択酸化法により、ｎ″領域８上に第２シリ
コン酸化膜１０を形成する。

そして、第３図（ｄ）のように、シリコン窒化膜３及び
第１シリコン酸化膜２を除去後、ホウ素の固相拡散によ
りｐ″領域１１を選択的に形成する。

次に、第３図（ｅ）のように、第２シリコン酸化膜１０
を除去後、ｎ型単結晶シリコンをエピタキシャル成長し
たｎ型エピタキシャル層１２を形成する。そして、第３
図（ｆ）のように、エピタキシャル層１２にはＰ゛埋込
領域１１上にＰウェル領域１１ａを形成し、また、ｎ゛
埋込領域８上にｎウェル領域８ａを形成する。

なお、ここでは、ｐウェル領域１１ａにはゲート酸化膜
２１．ゲート電極２２及びｎ°ソース・ドレイン領域２
３からなるｎチャネルＭＯ３）ランジスタを構成し、ｎ
ウェル領域８ａにはゲート酸化膜２１．ゲート電極２２
及びｐ゛ソースドレイン領域２４からなるｐチャネルＭ
Ｏ３Ｉ−ランジスタを形成し、ｎ型エピタキシャル層１
２にはコレクタコンタクト領域２５．ベース領域２６゜
エミッタ領域２７からなるｎｐｎバイポーラトランジス
タを形成している。

〔発明が解決しようとする課題〕

ところで、Ｂ　ｉ　ＣＭＯ３集積回路装置では、ｎｐｎ
バイポーラトランジスタのコレクタ抵抗低減化及びＣＭ
Ｏ３のラッチアップ防止のため、ｎ゛領域８及びｐ″領
域１１を高濃度化することが要求される。この場合、上
述した従来方法では、ｎ゛領域８の拡散源形成のための
開口部と、ｐ″領域１１の拡散源形成のための開口部と
の間隔がシリコン選択酸化時にシリコン窒化膜３の下部
にくい込み形成される第２シリコン酸化膜１０の幅程度
と狭いため、第３図（ｄ）以下に破線で示すようにｎ″
碩域８とｐ″領域１１が互いの境界領域で直接型なるこ
とになる。このため、ｎ“領域８とｐ″領域１１との間
の逆方向耐圧の低下を招き易（なり、ｎ″領域８の高濃
度化によるｎｐｎバイポーラトランジスタの高速化には
限界が生じ、かつ高い電源電圧で動作するＢｉ−ＣＭＯ
３集積回路への応用が適さなくなるという問題が生じる
。

本発明はこれらの問題を解消し、ｎｐｎバイポーラトラ
ンジスタの高速化を可能とし、かつＢｉ−ＣＭＯ３への
適用が可能な埋込領域を形成することができる半導体集
積回路装置の製造方法を提供することを目的としている
。

〔課題を解決するための手段〕

本発明の半導体集積回路装置の製造方法は、半導体基板
上に少なくとも酸化され難い膜を含む厚い膜を第１の埋
込領域形成箇所に選択的に形成する工程と、全面にマク
ス材料からなる膜を形成しかつこれをエツチングバック
して前記厚い膜の側面に側壁として残す工程と、前記厚
い膜及び側壁をマスクにして半導体基板に不純物を導入
して第１導電型の第１埋込領域を選択的に形成する工程
と、前記側壁を除去しかつ残存された酸化され難い膜を
マスクとした選択酸化法により半導体基板上に前記第１
埋込領域を覆う酸化膜を形成する工程と、この酸化膜を
マスクとして半導体基板に第２導電型の第２埋込領域を
選択的に形成する工程を含んでいる。

〔作用〕

上述した製造方法で形成される第１及び第２埋込領域は
、マスクとして使用される側壁の厚さに略近い寸法で離
間して形成され、両者の重なりが防止される。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）乃至第１図（ｉ）は本発明の第１実施例を
製造工程順に示す縦断面図である。

先ず、第１図（ａ）のように、ｐ型シリコン基板１上に
熱酸化法により第１シリコン酸化膜２を約０．３μｍの
厚さに形成後、続いてＣＶＤ法により第１シリコン窒化
膜３を約０．２μｍの厚さに成長する。

次に、第１図（ｂ）のように、約３μｍの多結晶シリコ
ン５及び約２μｍの第２シリコン窒化膜６を堆積後、パ
ターン形成したフォトレジスト（図示せず）をマスクと
して第２シリコン窒化膜６、多結晶シリコン５．及び第
１シリコン窒化膜３を選択的にエツチングする。その後
、フォトレジストは除去する。

次に、第１図（Ｃ）のように、ＣＶＤ法により全面に第
３シリコン窒化膜７を約１μｍの厚さに形成した後、こ
の第３シリコン窒化膜７を異方性エツチングによりエツ
チングバックし、第１図（ｄ）のように、多結晶シリコ
ン５．第２シリコン窒化膜６．及び第１シリコン窒化膜
３の側面に側壁７Ａとして残す。そして、多結晶シリコ
ン５゜第２シリコン窒化膜６．第１シリコン窒化膜３゜
及び第３シリコン窒化膜の側壁７Ａをマスクとして表面
に露出した第１シリコン窒化膜２をエツチングし、続い
てヒ素の固相拡散を行う。その後、１１００°Ｃ−１２
００°Ｃのドライブインによりシート抵抗２０Ω／口程
度のｎ゛埋込領域８を形成する。

次に、第１図（ｅ）のように、熱酸化法により約０．１
μｍのマスクシリコン酸化膜９を形成後、第２シリコン
窒化膜６及び側壁７Ａを熱リン酸によるウェットエツチ
ングにより除去する。続いて、多結晶シリコン５をヒド
ラジンによるウェットエツチングにより除去する。

次に、第１図（ｆ）のように、第１シリコン窒化膜３を
マスクにした選択酸化法により、約０．８μｍの第２シ
リコン酸化膜１０を形成する。その後、第１シリコン窒
化膜３及び第１シリコン酸化膜２を除去する。

次いで、第１図（ｇ）のように、第２シリコン酸化膜１
０をマスクとしてホウ素のイオン注入又は固相拡散を行
い、その後の１０００°Ｃ〜１１００°Ｃのドライブイ
ンにより最大不純物濃度１０”Ｃ１１−３程度のｐ°埋
込領域１１を選択的に形成する。

次に、第１図（ｈ）のように、シリコン基板１の表面上
のシリコン酸化膜を全て除去後、１〜６μｍのｎ型単結
晶シリコンをエピタキシャル成長させてｎ型エピタキシ
ャル層１２を形成する。

しかる上で、第１図（ｉ）のように、一部のｎ＋埋込領
域８の上にｎウェル領域８ａを形成し、またｐ゛埋込領
域１１上にｐウェル領域１１ａを形成する。そしてｐウ
ェル領域１１ａにゲート酸化膜２１．ゲート電極２２及
びｎ＋ソース・ドレイン領域２３を形成してｎチャネル
ＭＯ３）ランジスタを構成し、ｎウェル領域８ａにゲー
ト酸化膜２１、ゲート電極２２及びｐ゛ソースドレイン
領域２４を形成してＰチャネルＭＯ３Ｉ−ランジスタを
構成する。更に、ｎ型エピタキシャル層１２にコレクタ
コンタクト領域２５．ベース領域２６゜エミッタ領域２
７を形成してｎｐｎバイポーラトランジスタを構成して
いる。

したがって、この製造方法では、形成されるｎ０埋込領
域８とＰ９埋込領域１１とは、第３シリコン窒化膜７で
形成した側壁７Ａの厚さに略等しい寸法だけ両埋込領域
８，１１を離間して形成することができ、両者の重なり
を防止する。これにより、両埋込領域８．１１の高濃度
化に伴う両領域間の逆方向耐圧の低下を抑えることが可
能となる。

第２図（ａ）乃至第２図（ｆ）は本発明の第２実施例を
製造工程順に示す縦断面図である。

先ず、第２図（ａ）のように、ｐ型シリコン基板１上に
約０．１ａｍのシリコン酸化膜２と約０．２μｍの第１
シリコン窒化膜３を形成後、約０．３μｍのタングステ
ン４ａと約０．１μｍのアルミニウム４ｂを堆積する。

そして、第１実施例と同様に約３μｍの多結晶シリコン
５及び約２μｍの第２シリコン窒化膜６を堆積後、図外
のフォトレジストをマスクとして第２シリコン窒化膜６
及び多結晶シリコン５を選択的にエツチングする。更に
、アルミニウム４ｂを希弗酸溶液により除去する。

その後、フォトレジストを除去し、かつ全面に約１μｍ
の第３シリコン窒化膜７を堆積する。

次いで、第２図（ｂ）のように、第３シリコン窒化膜７
を異方性エツチングによりエツチングバックし、多結晶
シリコン５．第２シリコン窒化膜６、及びアルミニウム
４ｂの側面に側壁７Ａとして残す、そして、これらをマ
スクにして王水によるウェットエツチング、又はドライ
エツチングによりタングステン４ｂを除去する。その後
、加速電圧１００ＫｅＶ、　　ドーズ量Ｉ　Ｘ１０１４
ｃｍ−’のホウ素のイオン注入を行いｐ゛埋込領域１１
を形成する。

このイオン注入に際しては、エツチングと同様に多結晶
シリコン５．第２シリコン窒化膜６．及び側壁７Ａがマ
スクとして利用されるが、側壁７Ａの下側にはタングス
テン４ａが存在しているため、側壁７Ａ下部のシリコン
基板１にはホウ素イオンが到達されることはな（、この
領域に２０埋込領域１１が形成されることはない。

次に、第２図（Ｃ）のように、側壁７Ａを熱リン酸溶液
によ、り除去し、続いてｐ″領域１１上の第１シリコン
窒化膜２及び第２シリコン窒化膜６を除去する。また、
多結晶シリコン５をマスクとして王水によりタングステ
ン４ａを除去し、更にその下部の第１シリコン窒化膜３
を熱リン酸溶液により除去する。

続いて、第２図（ｄ）のように、多結晶シリコン５をヒ
ドラジンにより除去し、アルミニウム４ｂ及びタングス
テン４ａを前述のエツチング溶液を用いて除去する。そ
して、残された第１シリコン窒化膜３をマスクにして選
択酸化法により約０．５μｍの第２シリコン酸化膜１０
を形成する。

次いで、第２図（ｅ）のように、第１シリコン窒化膜３
及び第１シリコン酸化膜２を除去し、第２シリコン酸化
膜１０をマスクとしてヒ素の固相拡散及び１１００”Ｃ
前後のドライブインによりシート抵抗２０Ω／口程度の
ｎ゛埋込領域８を選択的に形成する。

その後は、第２図（ｆ）のように、第１実施例と同様に
第２シリコン酸化膜１０の除去、ｎ型エピタキシャル層
１２の成長を行い、ｎチャネルＭＯＳトランジスタ、ｐ
チャネルＭＯＳトランジスタ、ｎｐｎバイポーラトラン
ジスタの形成を行う。

この第２実施例では、側壁７Ａの下部に原子量の大きい
タングステン４ａが存在するため、原子量の小さいホウ
素のイオン注入によりｐ゛埋込領域１１を形成する場合
、側壁７Ａ及びタングステン４ａが完全なイオン注入の
マスクになり、ｎ＋埋込領域８との重なりを確実に防止
することができる利点がある。

〔発明の効果〕

以上説明したように本発明は、第１埋込領域の形成に際
して側壁を利用し、第２埋込領域の形成に際してはこの
側壁を除去して行うので、第１及び第２の埋込領域の間
隔を側壁の幅寸法に近くとることができ、両埋込領域の
重なりを防止する。

これにより、第１及び第２埋込領域の高濃度化に伴う第
１領域−第２領域間の逆方向耐圧の低下を抑制し、特に
Ｂｉ−ＣＭＯ３集積回路装置のｎ゛埋込領域とｐ゛埋込
領域の形成に適用したときには、Ｂ　ｉ−ＣＭＯ３集積
回路の高速化や高耐圧Ｂｉ−ＣＭＯ３集積回路の開発に
有効となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｉ）は本発明の第１実施例を
製造工程順に示す縦断面図、第２図（ａ）乃至第２図（
ｆ）は本発明の第２実施例を製造工程順に示す縦断面図
、第３図（ａ）乃至第３図（ｆ）は従来の製造方法を工
程順に示す縦断面図である。 １・・・ｐ型シリコン基板、２・・・第１シリコン酸化
膜、３・・・第１シリコン窒化膜、４ａ・・・タングス
テン、４ｂ・・・アルミニウム、５・・・多結晶シリコ
ン、６・・・第２シリコン窒化膜、７・・・第３シリコ
ン窒化膜、７Ａ・・・側壁、８・・・ｎ＋埋込領域、・
９・・・マスクシリコン酸化膜、１０・・・第２シリコ
ン酸化膜、１１・・・ｐ゛埋込領域、１２・・・ｎ型エ
ピタキシャル層、２１・・・ゲート酸化膜、２２・・・
ゲート電極、２３・・・ｎ＋ソース・ドレイン領域、２
４・・・ｐ“ソース・ドレイン領域、２５・・・コレク
タコンタクト領域、２６・・・ベース領域、２７・・・
エミッタ領域。

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に少なくとも酸化され難い膜を含む厚
   い膜を第１の埋込領域形成箇所に選択的に形成する工程
   と、全面にマクス材料からなる膜を形成しかつこれをエ
   ッチングバックして前記厚い膜の側面に側壁として残す
   工程と、前記厚い膜及び側壁をマスクにして半導体基板
   に不純物を導入して第１導電型の第１埋込領域を選択的
   に形成する工程と、前記側壁を除去しかつ残存された酸
   化され難い膜をマスクとした選択酸化法により半導体基
   板上に前記第１埋込領域を覆う酸化膜を形成する工程と
   、この酸化膜をマスクとして半導体基板に第２導電型の
   第２埋込領域を選択的に形成する工程を含むことを特徴
   とする半導体集積回路装置の製造方法。