JPH079974B2 - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPH079974B2 JPH079974B2 JP60230260A JP23026085A JPH079974B2 JP H079974 B2 JPH079974 B2 JP H079974B2 JP 60230260 A JP60230260 A JP 60230260A JP 23026085 A JP23026085 A JP 23026085A JP H079974 B2 JPH079974 B2 JP H079974B2
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- JP
- Japan
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- groove
- substrate
- forming
- region
- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、Si基板上に高密度に形成される相補型半導体
装置の製造方法に関する。
装置の製造方法に関する。
（従来の技術） 低消費電力、広範囲な動作マージンといった特徴を有す
る相補型半導体素子は、半導体デバイスの高密度化、高
性能化の点で今後重要性を増してくる。相補型半導体素
子は単結晶Si基板上のｐ型領域にｎチャネルMOSトラン
ジスタを、ｎ型領域にｐチャネルMOSトランジスタを形
成し、この両トランジスタを組み合わせることにより得
られる半導体デバイスである。CMOSデバイスの高密度化
を制限する要素として第１に基板表面付近に低濃度で基
板と異なる導電型の領域であるウェルを形成することで
あり、これは高温長時間を熱処理によってウェルが深さ
方向以外に横方向にも拡がるので素子分離領域に余裕を
もたせる必要があることに起因する。第２に、寄生サイ
リスタが動作して起こるラッチアップを防止するために
ｐチャネルMOSトランジスタとｎチャネルMOSトランジス
タを必要以上に離して設計することである。これらの制
限をのり越える方法としていろいろな素子分離方法が提
案されているが、例えばヤマグチ等によりアイイーイー
イートランザクションズ オン エレクトロンデバイセ
ズ（IEEETRANSASTIONS ON ELECTORON DEVICES）第ED−3
2巻の184ページから193ページに発表された論文におい
て第２図に示すようにｐ型エピタキシャル基板に幅２μ
ｍで深さ６μｍの溝を形成し、溝表面を酸化した後多結
晶シリコンで埋め込み、エッチバックにより平坦化する
分離法である。続いてリンをｎ型とすべき領域にイオン
注入して適当な深さに拡散させることによってｎウェル
23を形成する。フィールド酸化膜を形成した後CMOSデバ
イスを形成するものである。本方式はウェルの横方向拡
散がないために素子分離幅が小さくなり、また、エピウ
ェハーを用いていることからラッチアップ耐性のあるCM
OSデバイスが得られ素子の高密度化が期待される。
る相補型半導体素子は、半導体デバイスの高密度化、高
性能化の点で今後重要性を増してくる。相補型半導体素
子は単結晶Si基板上のｐ型領域にｎチャネルMOSトラン
ジスタを、ｎ型領域にｐチャネルMOSトランジスタを形
成し、この両トランジスタを組み合わせることにより得
られる半導体デバイスである。CMOSデバイスの高密度化
を制限する要素として第１に基板表面付近に低濃度で基
板と異なる導電型の領域であるウェルを形成することで
あり、これは高温長時間を熱処理によってウェルが深さ
方向以外に横方向にも拡がるので素子分離領域に余裕を
もたせる必要があることに起因する。第２に、寄生サイ
リスタが動作して起こるラッチアップを防止するために
ｐチャネルMOSトランジスタとｎチャネルMOSトランジス
タを必要以上に離して設計することである。これらの制
限をのり越える方法としていろいろな素子分離方法が提
案されているが、例えばヤマグチ等によりアイイーイー
イートランザクションズ オン エレクトロンデバイセ
ズ（IEEETRANSASTIONS ON ELECTORON DEVICES）第ED−3
2巻の184ページから193ページに発表された論文におい
て第２図に示すようにｐ型エピタキシャル基板に幅２μ
ｍで深さ６μｍの溝を形成し、溝表面を酸化した後多結
晶シリコンで埋め込み、エッチバックにより平坦化する
分離法である。続いてリンをｎ型とすべき領域にイオン
注入して適当な深さに拡散させることによってｎウェル
23を形成する。フィールド酸化膜を形成した後CMOSデバ
イスを形成するものである。本方式はウェルの横方向拡
散がないために素子分離幅が小さくなり、また、エピウ
ェハーを用いていることからラッチアップ耐性のあるCM
OSデバイスが得られ素子の高密度化が期待される。
（発明が解決しようとする問題点） 第２図で示した相補型半導体装置に用いられる素子分離
領域を形成するにはシリコン基板に溝を堀り、絶縁膜等
で平坦に埋め込む手順を必要とする。ここで素子分離幅
をより低減しようとすると、高解像性の特殊なリソグラ
フィー技術や微細溝を埋め込み、平坦化する高度な膜堆
積技術が必要とされ、現状のプロセス技術を用いる限り
0.5μｍ以下の分離幅を実現することが困難であった。
本発明の目的は、リソグラフィー技術の解像度に制限さ
れることなく、かつ微細で平坦な分離を容易に形成する
ことができる高密度の相補型半導体装置の製造方法を与
えるものである。
領域を形成するにはシリコン基板に溝を堀り、絶縁膜等
で平坦に埋め込む手順を必要とする。ここで素子分離幅
をより低減しようとすると、高解像性の特殊なリソグラ
フィー技術や微細溝を埋め込み、平坦化する高度な膜堆
積技術が必要とされ、現状のプロセス技術を用いる限り
0.5μｍ以下の分離幅を実現することが困難であった。
本発明の目的は、リソグラフィー技術の解像度に制限さ
れることなく、かつ微細で平坦な分離を容易に形成する
ことができる高密度の相補型半導体装置の製造方法を与
えるものである。
（問題点を解決するための手段） 本発明は、単結晶シリコン基板上に側面が基板面に対し
て垂直状なる溝を堀り、前記溝の側面部のみに絶縁膜を
形成し、前記溝にのみ選択的に且つ単結晶シリコン基板
表面とほぼ同一平面となるようにシリコンをエピタキシ
ャル成長し、前記単結晶シリコン基板上に絶縁ゲート型
電界効果トランジスタを形成し、エピタキシャル成長層
上に、これとは異なる電導型の絶縁ゲート型電界効果型
トランジスタを形成する製造方法において、ｎチャネル
電界効果トランジスタを形成する素子領域の素子分離領
域の深さより浅い領域にイオン注入法により濃いｐ型層
を形成する工程、および溝を堀った後に溝の底面に不純
物濃度の大きなｎ型層を形成したあと前記エピタキシャ
ルを行う工程を含むことによって従来技術の問題点を解
決した。すなわち、本発明の要旨とするところは、垂直
状のシリコン溝側面に形成した絶縁膜膜厚を制御するこ
とによってｎチャネルトランジスタとｐチャネルトラン
ジスタの微細分離幅を実現する点にある。
て垂直状なる溝を堀り、前記溝の側面部のみに絶縁膜を
形成し、前記溝にのみ選択的に且つ単結晶シリコン基板
表面とほぼ同一平面となるようにシリコンをエピタキシ
ャル成長し、前記単結晶シリコン基板上に絶縁ゲート型
電界効果トランジスタを形成し、エピタキシャル成長層
上に、これとは異なる電導型の絶縁ゲート型電界効果型
トランジスタを形成する製造方法において、ｎチャネル
電界効果トランジスタを形成する素子領域の素子分離領
域の深さより浅い領域にイオン注入法により濃いｐ型層
を形成する工程、および溝を堀った後に溝の底面に不純
物濃度の大きなｎ型層を形成したあと前記エピタキシャ
ルを行う工程を含むことによって従来技術の問題点を解
決した。すなわち、本発明の要旨とするところは、垂直
状のシリコン溝側面に形成した絶縁膜膜厚を制御するこ
とによってｎチャネルトランジスタとｐチャネルトラン
ジスタの微細分離幅を実現する点にある。
（作用） 本発明を用いれば、CMOSを構成するｎチャネルMISトラ
ンジスタとｐチャネルMISトランジスタは基板そのもの
と、基板に溝を形成した後、埋込まれたエピタキシャル
層とに別々に形成させるために、それぞれのトランジス
タは溝側面に堆積した絶縁膜によって分離できる。そこ
で、素子分離領域の寸法は特殊な高解像性リソグラフィ
ー技術に依存することなく絶縁膜の形成膜厚により任意
に選べ、かつ深さはシリコン溝をエッチングする深さに
よって決まる。このためCMOS分離に要求される深くて狭
い分離領域を容易に実現できる。また、ウェルの濃度を
イオン注入やエピタキシャル成長中のドーピング等によ
り深さ方向に自由に分布させることができるとともにウ
ェルの拡がりをほとんど無視できる程度である。
ンジスタとｐチャネルMISトランジスタは基板そのもの
と、基板に溝を形成した後、埋込まれたエピタキシャル
層とに別々に形成させるために、それぞれのトランジス
タは溝側面に堆積した絶縁膜によって分離できる。そこ
で、素子分離領域の寸法は特殊な高解像性リソグラフィ
ー技術に依存することなく絶縁膜の形成膜厚により任意
に選べ、かつ深さはシリコン溝をエッチングする深さに
よって決まる。このためCMOS分離に要求される深くて狭
い分離領域を容易に実現できる。また、ウェルの濃度を
イオン注入やエピタキシャル成長中のドーピング等によ
り深さ方向に自由に分布させることができるとともにウ
ェルの拡がりをほとんど無視できる程度である。
（実施例） 以下、本発明の実施例について図面を用いて詳細に説明
する。第１図（ａ）〜（ｆ）は、本発明の実施例により
製造される相補型半導体装置の主な工程における断面構
造を示す模式図である。Ｐ型１Ω・cm（〜1016cm-3）面
方位（100）のSi基板１の表面に熱酸化により厚さ5000
ÅのSiO2膜を形成し、シリコン溝を堀るためのSiO2膜マ
スク２を形成するこの際パターン方向に＜100＞とす
る。次に反応性イオンエッチングによりエッチング側面
が基板面に垂直となるように深さ５μｍのシリコン溝３
を形成する（第１図（ａ））。
する。第１図（ａ）〜（ｆ）は、本発明の実施例により
製造される相補型半導体装置の主な工程における断面構
造を示す模式図である。Ｐ型１Ω・cm（〜1016cm-3）面
方位（100）のSi基板１の表面に熱酸化により厚さ5000
ÅのSiO2膜を形成し、シリコン溝を堀るためのSiO2膜マ
スク２を形成するこの際パターン方向に＜100＞とす
る。次に反応性イオンエッチングによりエッチング側面
が基板面に垂直となるように深さ５μｍのシリコン溝３
を形成する（第１図（ａ））。
次に、熱酸化により溝のSi面を約2500Å酸化した後、再
び反応性イオンエッチングにより溝底部のSiO2膜のみを
エッチングして溝の側面に絶縁膜を残す。次にマスクを
用いることなくイオン注入法によりリンを加速エネルギ
ー120keVで１×1014cm-2注入し、活性化のためアニール
を行うと第１図（ｂ）の構造を得る。次に絶縁膜上には
堆積することなく露出したSi表面にのみ選択的にSiをエ
ピタキシャル成長させ、エピタキシャル層６の厚さがシ
リコン溝の深さと同じとするとシリコン表面がほぼ平坦
となった第１図（ｃ）の構造を得る。次に、エッチング
マスクとして用いたSiO2膜２をエッチングした後、選択
酸化法によりフィールド酸化膜７を形成し、それを同時
にｎウェル８が得られている。続いてゲート酸化膜を形
成すると第１図（ｄ）を得る。次に、レジストをマスク
にMOSトランジスタのしきい値電圧を制御するためのチ
ャネルイオン注入をそれぞれ行うが、絶縁膜側壁におけ
る反転防止のためのチャネルストッパを形成するために
ｎチャネルMOSトランジスタを形成する領域に加速エネ
ルギー400keVで注入量１×1014cm-2でホウ素を注入す
る。これによって〜1019cm-3の濃度の層が形成される。
次に減圧CVD法により多結晶シリコンを4500Å堆積し、
リソグラフィー技術と反応性イオンエッチング技術を用
いてゲート電極11を形成する。次にｎチャネルMOSトラ
ンジスタ領域にヒ素を加速エネルギー150keVで５×1015
cm-2イオン注入しｎチャネルソースドレイン12を、ｐチ
ャネルMOSトランジスタ領域にホウ素を加速エネルギー3
0keVで２×1015cm-2イオン注入しｐチャネルソースドレ
イン13を形成する（第１図（ｅ））。次にCVD法によりS
iO2膜14を堆積し、コンタクトホールを開けた後アルミ
ニウム配線を行うと第１図（ｆ）のような断面構造を有
する相補型半導体装置が得られる。
び反応性イオンエッチングにより溝底部のSiO2膜のみを
エッチングして溝の側面に絶縁膜を残す。次にマスクを
用いることなくイオン注入法によりリンを加速エネルギ
ー120keVで１×1014cm-2注入し、活性化のためアニール
を行うと第１図（ｂ）の構造を得る。次に絶縁膜上には
堆積することなく露出したSi表面にのみ選択的にSiをエ
ピタキシャル成長させ、エピタキシャル層６の厚さがシ
リコン溝の深さと同じとするとシリコン表面がほぼ平坦
となった第１図（ｃ）の構造を得る。次に、エッチング
マスクとして用いたSiO2膜２をエッチングした後、選択
酸化法によりフィールド酸化膜７を形成し、それを同時
にｎウェル８が得られている。続いてゲート酸化膜を形
成すると第１図（ｄ）を得る。次に、レジストをマスク
にMOSトランジスタのしきい値電圧を制御するためのチ
ャネルイオン注入をそれぞれ行うが、絶縁膜側壁におけ
る反転防止のためのチャネルストッパを形成するために
ｎチャネルMOSトランジスタを形成する領域に加速エネ
ルギー400keVで注入量１×1014cm-2でホウ素を注入す
る。これによって〜1019cm-3の濃度の層が形成される。
次に減圧CVD法により多結晶シリコンを4500Å堆積し、
リソグラフィー技術と反応性イオンエッチング技術を用
いてゲート電極11を形成する。次にｎチャネルMOSトラ
ンジスタ領域にヒ素を加速エネルギー150keVで５×1015
cm-2イオン注入しｎチャネルソースドレイン12を、ｐチ
ャネルMOSトランジスタ領域にホウ素を加速エネルギー3
0keVで２×1015cm-2イオン注入しｐチャネルソースドレ
イン13を形成する（第１図（ｅ））。次にCVD法によりS
iO2膜14を堆積し、コンタクトホールを開けた後アルミ
ニウム配線を行うと第１図（ｆ）のような断面構造を有
する相補型半導体装置が得られる。
本実施例において用いた基板をｐ型で面方位（100）と
したがこれに限定するものでなく例えばｎ型基板を用い
てｐウェルを形成し、基板上にｐチャネルMOSトランジ
スタを、エピタキシャル層上にｎチャネルMOSトランジ
スタを用いてもかまわない。また、Si溝を堀るためのSi
O2マスクパターンを＜100＞方向としたのは、エピタキ
シャル成長層にファセット面があらわれず、積層欠陥が
少ないためであるがこれに限定するものでなく、基板面
方位およびエピタキシャル成長条件によっては他の方向
でもかまわない。また、シリコン溝を５μｍとしたが、
この深さに限定するものでなく、エッチング形状が垂直
形状であればかまわない。また、Si溝表面に形成する絶
縁膜を熱酸化による厚さ2500ÅのSiO2膜としたがこれに
限定するものでなくたとえばCVD法によるSiO2膜，Si3N4
膜でもよく、また厚さも電気的に絶縁されていれば制限
されるものでない。また、チャネルストッパのためのホ
ウ素のイオン注入をチャネル注入の工程と同時とした
が、例えば製造工程の初めにｐ型不純物をイオン注入し
てもかまわなく、同様の効果がある。なおリンのイオン
注入層５を溝の底部に形成し、チャネルストッパ領域10
を浅く形成するのは両者が接触して接合耐圧が低下しな
いようにするためである。
したがこれに限定するものでなく例えばｎ型基板を用い
てｐウェルを形成し、基板上にｐチャネルMOSトランジ
スタを、エピタキシャル層上にｎチャネルMOSトランジ
スタを用いてもかまわない。また、Si溝を堀るためのSi
O2マスクパターンを＜100＞方向としたのは、エピタキ
シャル成長層にファセット面があらわれず、積層欠陥が
少ないためであるがこれに限定するものでなく、基板面
方位およびエピタキシャル成長条件によっては他の方向
でもかまわない。また、シリコン溝を５μｍとしたが、
この深さに限定するものでなく、エッチング形状が垂直
形状であればかまわない。また、Si溝表面に形成する絶
縁膜を熱酸化による厚さ2500ÅのSiO2膜としたがこれに
限定するものでなくたとえばCVD法によるSiO2膜，Si3N4
膜でもよく、また厚さも電気的に絶縁されていれば制限
されるものでない。また、チャネルストッパのためのホ
ウ素のイオン注入をチャネル注入の工程と同時とした
が、例えば製造工程の初めにｐ型不純物をイオン注入し
てもかまわなく、同様の効果がある。なおリンのイオン
注入層５を溝の底部に形成し、チャネルストッパ領域10
を浅く形成するのは両者が接触して接合耐圧が低下しな
いようにするためである。
（発明の効果） 本発明を用いれば、素子間分離に用いられる絶縁膜は厚
さに対してリソグラフィー技術で規定されず、薄膜化が
可能である。また、ウェルを形成する際にマスクを必要
とせず、しかも高温アニール等に行なわずに深い部分に
高濃度層（前記実施例では基板濃度〜1016cm-3に対し〜
1019cm-3の濃度である）を持ち、かつ表面濃度の低いウ
ェルが形成できウェルの横方向拡散も少ない。その結
果、縮小化した場合にもラッチアップに強い素子が得ら
れた。
さに対してリソグラフィー技術で規定されず、薄膜化が
可能である。また、ウェルを形成する際にマスクを必要
とせず、しかも高温アニール等に行なわずに深い部分に
高濃度層（前記実施例では基板濃度〜1016cm-3に対し〜
1019cm-3の濃度である）を持ち、かつ表面濃度の低いウ
ェルが形成できウェルの横方向拡散も少ない。その結
果、縮小化した場合にもラッチアップに強い素子が得ら
れた。
第１図は本発明の実施例における相補型半導体装置の主
な製造工程における断面構造を示す模式図である。第２
図は従来例により製造された相補型半導体装置の断面構
造を示す模式図である。 図において、 １…ｐ型Si基板、２…SiO2膜マスク ３…溝、４…側壁SiO2膜 ５…リンイオン注入層、６…エピタキシャル層 ７…フィールド酸化膜、8,23…ｎウェル ９…ゲート酸化膜、10…チャネルストッパ領域 11,26…ゲート電極 12,27…ｎチャネルソースドレイン 13,28…ｐチャネルソースドレイン 14…CVDSiO2膜、15,30…アルミ配線 21…高濃度ｐ型基板領域、22…低濃度ｐ型エピ層 24…シリコン酸化膜、25…トレンチ分離領域 29…層間絶縁膜
な製造工程における断面構造を示す模式図である。第２
図は従来例により製造された相補型半導体装置の断面構
造を示す模式図である。 図において、 １…ｐ型Si基板、２…SiO2膜マスク ３…溝、４…側壁SiO2膜 ５…リンイオン注入層、６…エピタキシャル層 ７…フィールド酸化膜、8,23…ｎウェル ９…ゲート酸化膜、10…チャネルストッパ領域 11,26…ゲート電極 12,27…ｎチャネルソースドレイン 13,28…ｐチャネルソースドレイン 14…CVDSiO2膜、15,30…アルミ配線 21…高濃度ｐ型基板領域、22…低濃度ｐ型エピ層 24…シリコン酸化膜、25…トレンチ分離領域 29…層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｃ 8934−4Ｍ 27/092 (56)参考文献 特開 昭58−35966（ＪＰ，Ａ) 特開 昭58−192346（ＪＰ，Ａ) 特開 昭60−21560（ＪＰ，Ａ) 特開 昭60−95962（ＪＰ，Ａ)
Claims (1)
- 【請求項１】単結晶シリコン基板上に側面が基板面に対
して垂直状の溝を掘り、前記溝の側面に絶縁膜を形成
し、前記溝の中に選択的に、且つ前記単結晶シリコン基
板表面とほぼ同一平面になるようにシリコンをエピタキ
シャル成長し、前記単結晶シリコン基板上に絶縁ゲート
型電界効果トランジスタを形成しエピタキシャル層上に
これとは異なる導電型の絶縁ゲート型電界効果トランジ
スタを形成する相補型半導体装置の製造方法において、
製造工程の始めあるいはエピタキシャル成長した後に、
イオン注入法によりｎチャネル電界効果トランジスタを
形成する素子領域となる絶縁膜の底部と基板表面の間の
中央部より浅くしかもソース・ドレインと重ならない領
域に不純物濃度の大きなｐ型層を形成する工程、および
溝を掘った後に溝の底面に不純物濃度の大きなｎ型層を
形成したあと前記エピタキシャル成長を行う工程を含む
ことを特徴とする相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230260A JPH079974B2 (ja) | 1985-10-15 | 1985-10-15 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230260A JPH079974B2 (ja) | 1985-10-15 | 1985-10-15 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288359A JPS6288359A (ja) | 1987-04-22 |
| JPH079974B2 true JPH079974B2 (ja) | 1995-02-01 |
Family
ID=16905013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230260A Expired - Lifetime JPH079974B2 (ja) | 1985-10-15 | 1985-10-15 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079974B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| JPH0256949A (ja) * | 1988-03-23 | 1990-02-26 | Mitsubishi Electric Corp | 分離構造を有する半導体装置およびその製造方法 |
| JPH0282551A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2621765B2 (ja) * | 1992-07-30 | 1997-06-18 | 日本電気株式会社 | Ｃｍｏｓ半導体装置の素子分離構造の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835966A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 相補ｍｉｓトランジスタの製造方法 |
| JPS58192346A (ja) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6021560A (ja) * | 1983-07-15 | 1985-02-02 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6095962A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-15 JP JP60230260A patent/JPH079974B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6288359A (ja) | 1987-04-22 |
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