JPH02183567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02183567A JPH02183567A JP301589A JP301589A JPH02183567A JP H02183567 A JPH02183567 A JP H02183567A JP 301589 A JP301589 A JP 301589A JP 301589 A JP301589 A JP 301589A JP H02183567 A JPH02183567 A JP H02183567A
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高耐圧ＭＯ
５型トランジスタを有する半導体装置の製造方法に関す
る。
５型トランジスタを有する半導体装置の製造方法に関す
る。
ＭＯ３型トランジスタのゲート電極、ソース領域及び半
導体基板を接地してドレイン領域に電圧を印加したとき
の耐電圧（以下オフ耐圧と記す）を向上させながら電流
駆動能力の低下を抑えた半導体装置の発明を本発明者は
先に出願中（特願昭６３−２２０１０６号）である。
導体基板を接地してドレイン領域に電圧を印加したとき
の耐電圧（以下オフ耐圧と記す）を向上させながら電流
駆動能力の低下を抑えた半導体装置の発明を本発明者は
先に出願中（特願昭６３−２２０１０６号）である。
第２図（ａ）〜（ｄ）は前述した従来の半導体装置の製
造方法の一例を説明するための工程順に示した半導体チ
ップの断面図である。
造方法の一例を説明するための工程順に示した半導体チ
ップの断面図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１の主表
面に選択的にフィールド酸化膜２を設けて素子形成領域
を区画し、前記素子形成領域の表面に熱酸化膜３を設け
る。次に、前記素子形成領域に選択的に不純物をイオン
注入してＮ−型拡散領域４を設ける。次に、前記素子形
成領域を含む表面にホトレジスト膜６を塗布してバター
ニングし、ホトレジスト膜６をマスクにして熱酸化膜３
及びＮ−型拡散領域４を順次エツチングしてＮ−型拡散
領域に所定の深さを有する開口部７を設ける。次にホト
レジスト膜６をマスクとしてヒ素イオンを高濃度にイオ
ン注入して開口部の底部にＮ＋型埋込拡散領域９を形成
する。このとき、Ｎ＋型埋込拡散領域９は開口部の底部
に形成されるだけでなく開口部側壁の一部にも形成され
る。
面に選択的にフィールド酸化膜２を設けて素子形成領域
を区画し、前記素子形成領域の表面に熱酸化膜３を設け
る。次に、前記素子形成領域に選択的に不純物をイオン
注入してＮ−型拡散領域４を設ける。次に、前記素子形
成領域を含む表面にホトレジスト膜６を塗布してバター
ニングし、ホトレジスト膜６をマスクにして熱酸化膜３
及びＮ−型拡散領域４を順次エツチングしてＮ−型拡散
領域に所定の深さを有する開口部７を設ける。次にホト
レジスト膜６をマスクとしてヒ素イオンを高濃度にイオ
ン注入して開口部の底部にＮ＋型埋込拡散領域９を形成
する。このとき、Ｎ＋型埋込拡散領域９は開口部の底部
に形成されるだけでなく開口部側壁の一部にも形成され
る。
次に、第２図（ｂ）に示すように、ホトレジスト膜６を
除去した後開口部７を含む表面にＣＶＤ法により酸化シ
リコン膜１０を堆積して開口部７を充填し、酸化シリコ
ン膜１０の上にレジスト膜１１を塗布して表面を平坦化
する。
除去した後開口部７を含む表面にＣＶＤ法により酸化シ
リコン膜１０を堆積して開口部７を充填し、酸化シリコ
ン膜１０の上にレジスト膜１１を塗布して表面を平坦化
する。
次に、第２図（ｃ）に示すように、レジスト膜１１と酸
化シリコン膜１０のエツチングレートが同一となるよう
なドライエツチング条件でエッチバックし開口部７の内
部に酸化シリコン膜１０を埋込む。
化シリコン膜１０のエツチングレートが同一となるよう
なドライエツチング条件でエッチバックし開口部７の内
部に酸化シリコン膜１０を埋込む。
次に、第２図（ｄ）に示すように、前記素子形成領域の
表面にゲート酸化膜１２を設け、ゲート酸化膜１２の上
に一部を酸化シリコン膜１０の上に重ねて選択的にゲー
ト電極１３を設ける。次に、ゲート電極１３に整合して
ソース領域１５及び酸化シリコン膜１０に隣接してＮ＋
型拡散領域１６を設ける。
表面にゲート酸化膜１２を設け、ゲート酸化膜１２の上
に一部を酸化シリコン膜１０の上に重ねて選択的にゲー
ト電極１３を設ける。次に、ゲート電極１３に整合して
ソース領域１５及び酸化シリコン膜１０に隣接してＮ＋
型拡散領域１６を設ける。
次に、ゲート電極１３を含む表面に眉間絶縁膜１７を堆
積し、ソース領域１５及びドレイン領域のＮ＋型拡散領
域１６のコンタクト用開口部をそれぞれ設け、前記コン
タクト用開口部を含む表面にアルミニウム膜を堆積して
選択的にエツチングし、ソース領域１５及びＮ＋型拡散
領域１６のそれぞれと接続する電極配線１８．１９を形
成してＮチャネル型高耐圧ＭＯＳトランジスタを有する
半導体装置を構成する。
積し、ソース領域１５及びドレイン領域のＮ＋型拡散領
域１６のコンタクト用開口部をそれぞれ設け、前記コン
タクト用開口部を含む表面にアルミニウム膜を堆積して
選択的にエツチングし、ソース領域１５及びＮ＋型拡散
領域１６のそれぞれと接続する電極配線１８．１９を形
成してＮチャネル型高耐圧ＭＯＳトランジスタを有する
半導体装置を構成する。
上述した従来の半導体装置の製造方法は、高濃度の逆導
電型埋込拡散領域を形成するにあたり、開口部を形成し
た同一ホトレジスト膜をマスクとしてヒ素イオンをイオ
ン注入して形成していなので、イオンビームの傾きある
いはレジスト形状等により開口部の側壁にも一部が導入
されるために、トランジスタのゲート、ドレイン間耐圧
が低下してしまうという欠点がある。
電型埋込拡散領域を形成するにあたり、開口部を形成し
た同一ホトレジスト膜をマスクとしてヒ素イオンをイオ
ン注入して形成していなので、イオンビームの傾きある
いはレジスト形状等により開口部の側壁にも一部が導入
されるために、トランジスタのゲート、ドレイン間耐圧
が低下してしまうという欠点がある。
本発明の目的は１．開口部の側壁に不純物イオンが導入
されるのを防止して耐圧の向上を実現する半導体装置の
製造方法を提供することにある。
されるのを防止して耐圧の向上を実現する半導体装置の
製造方法を提供することにある。
本発明の半導体装置の製造方法は、−導電型半導体基板
の主表面に選択的にフィールド絶縁膜を設けて素子形成
領域を区画する工程と、前記素子形成領域に逆導電型の
低濃度不純物を選択的に導入して第１の拡散領域を設け
る工程と、前記素子形成領域を含む表面に第１の絶縁膜
を堆積し該第１の絶縁膜及び前記第１の拡散領域の表面
を選択的に順次エツチングして前記第１の拡散領域に所
定の深さを有する開口部を設ける工程と、前記開口部を
含む表面に第２の絶縁膜を堆積してこれを異方性エツチ
ングし前記開口部の側壁にのみ前記第２の絶縁膜を残す
工程と、前記第１及び第２の絶縁膜をマスクとして逆導
電型の高濃度不純物をイオン注入して活性化し前記第１
の拡散領域に第２の拡散領域を形成する工程と、等方性
エッチングにより前記第１及び第２の絶縁膜を除去し前
記開口部を含む表面に厚い第３の絶縁膜を堆積して前記
開口部を充填する工程と、前記第３の絶縁膜の上にレジ
スト膜を設けて表面を平坦化し全面を異方性エツチング
してちょうど前記素子形成領域の表面を露出させ前記開
口部内に前記第３の絶縁膜を埋込む工程と、熱酸化法に
より前記素子形成領域の表面にゲート酸化膜を設け前記
第３の絶縁膜に一部を重ねて前記ゲート酸化膜上に選択
的にゲート電極を設ける工程と、前記ゲート電極に整合
させて前記素子形成領域に逆導電型の不純物をイオン注
入し前記第３の絶縁膜に隣接して前記第１の拡散領域の
表面に第３の拡散領域を形成する工程とを含んで構成さ
れる。
の主表面に選択的にフィールド絶縁膜を設けて素子形成
領域を区画する工程と、前記素子形成領域に逆導電型の
低濃度不純物を選択的に導入して第１の拡散領域を設け
る工程と、前記素子形成領域を含む表面に第１の絶縁膜
を堆積し該第１の絶縁膜及び前記第１の拡散領域の表面
を選択的に順次エツチングして前記第１の拡散領域に所
定の深さを有する開口部を設ける工程と、前記開口部を
含む表面に第２の絶縁膜を堆積してこれを異方性エツチ
ングし前記開口部の側壁にのみ前記第２の絶縁膜を残す
工程と、前記第１及び第２の絶縁膜をマスクとして逆導
電型の高濃度不純物をイオン注入して活性化し前記第１
の拡散領域に第２の拡散領域を形成する工程と、等方性
エッチングにより前記第１及び第２の絶縁膜を除去し前
記開口部を含む表面に厚い第３の絶縁膜を堆積して前記
開口部を充填する工程と、前記第３の絶縁膜の上にレジ
スト膜を設けて表面を平坦化し全面を異方性エツチング
してちょうど前記素子形成領域の表面を露出させ前記開
口部内に前記第３の絶縁膜を埋込む工程と、熱酸化法に
より前記素子形成領域の表面にゲート酸化膜を設け前記
第３の絶縁膜に一部を重ねて前記ゲート酸化膜上に選択
的にゲート電極を設ける工程と、前記ゲート電極に整合
させて前記素子形成領域に逆導電型の不純物をイオン注
入し前記第３の絶縁膜に隣接して前記第１の拡散領域の
表面に第３の拡散領域を形成する工程とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の主表面に選択酸化法によりフィールド酸化膜２を設け
て素子形成領域を区画し前記素子形成領域の表面に熱酸
化膜３を設ける。次に、前記素子形成領域にリンイオン
を選択的にイオン注入して熱処理しドレイン領域形成用
のＮ−型拡散領域４を設ける。次に、前記素子領域を含
む表面にＣＶＤ法により酸化シリコンＭ５を堆積する。
の主表面に選択酸化法によりフィールド酸化膜２を設け
て素子形成領域を区画し前記素子形成領域の表面に熱酸
化膜３を設ける。次に、前記素子形成領域にリンイオン
を選択的にイオン注入して熱処理しドレイン領域形成用
のＮ−型拡散領域４を設ける。次に、前記素子領域を含
む表面にＣＶＤ法により酸化シリコンＭ５を堆積する。
次に、第１図（ｂ）に示すように、酸化シリコン膜５の
上にホトレジスト膜６を設けてパターニングし、ホトレ
ジスト膜６をマスクとして酸化シリコン膜５及び熱酸化
膜３を選択的に順次異方性エツチングし、引続いてＮ−
型拡散領域４の表面を所定の深さに異方性エツチングし
て開口部７を設ける。
上にホトレジスト膜６を設けてパターニングし、ホトレ
ジスト膜６をマスクとして酸化シリコン膜５及び熱酸化
膜３を選択的に順次異方性エツチングし、引続いてＮ−
型拡散領域４の表面を所定の深さに異方性エツチングし
て開口部７を設ける。
次に、第１図（Ｃ）に示すように、ホトレジスト膜６を
除去し、次に、ＣＶＤ法により、開口部７を含む表面に
酸化シリコンＭ８を堆積して異方性ドライエツチングを
行い、開口部７の側壁にのみ酸化シリコン膜８を残して
他の部分の酸化シリコン膜８を除去し、開口部７のＮ−
型拡散領域４を露出させる。次に、酸化シリコンＨ５，
８をマスクとしてヒ素イオンをイオン注入し、開口部の
Ｎ−型拡散領域４を表面にＮ＋型埋込拡散領域９を設け
る。
除去し、次に、ＣＶＤ法により、開口部７を含む表面に
酸化シリコンＭ８を堆積して異方性ドライエツチングを
行い、開口部７の側壁にのみ酸化シリコン膜８を残して
他の部分の酸化シリコン膜８を除去し、開口部７のＮ−
型拡散領域４を露出させる。次に、酸化シリコンＨ５，
８をマスクとしてヒ素イオンをイオン注入し、開口部の
Ｎ−型拡散領域４を表面にＮ＋型埋込拡散領域９を設け
る。
次に、第１図（ｄ）に示すように、熱処理によりＮ＋型
埋込拡散領域９を活性化し且つ埋込みを行う。
埋込拡散領域９を活性化し且つ埋込みを行う。
次に、第１図（ｅ）に示すように、酸化シリコン膜５．
８及び熱酸化膜３を等方性エツチングにより除去し、開
口部７を含む表面にＣＶＤ法により厚い酸化シリコン膜
１０を堆積して開口部７を充填し、酸化シリコン膜１０
の上にレジスト膜１１を塗布して表面を平坦化する。
８及び熱酸化膜３を等方性エツチングにより除去し、開
口部７を含む表面にＣＶＤ法により厚い酸化シリコン膜
１０を堆積して開口部７を充填し、酸化シリコン膜１０
の上にレジスト膜１１を塗布して表面を平坦化する。
次に、第１図（ｆ）に示すように、酸化シリコン［１０
及びレジストｆｉｌｌのエツチングレートが同一になる
条件で全面を異方性エツチングし、ちょうど前記素子形
成領域の表面が露出した時点でエツチングを停止し、開
口部７の内側に酸化シリコン膜１０を埋込む。次に、前
記素子形成領域の表面を熱酸化してゲート酸化膜１２を
設ける。
及びレジストｆｉｌｌのエツチングレートが同一になる
条件で全面を異方性エツチングし、ちょうど前記素子形
成領域の表面が露出した時点でエツチングを停止し、開
口部７の内側に酸化シリコン膜１０を埋込む。次に、前
記素子形成領域の表面を熱酸化してゲート酸化膜１２を
設ける。
次に、第１図（ｇ＞に示すように、ゲート酸化膜１２を
含む表面に多結晶シリコン膜を堆積して選択的にエツチ
ングし酸化シリコン膜１０の上に一部を重ねてゲート電
極１３を設け、ゲート電極１３の表面を熱酸化して酸化
シリコン膜１４を設ける。次に、ゲート電極１３及びフ
ィールド酸化膜２をマスクとして前記素子形成領域にＮ
型の高濃度不純物をイオン注入し、ソース領域１５及び
埋込まれた酸化シリコン膜１０に隣接してＮ−型拡散領
域４の表面にＮ＋型拡散領域１６を設ける。次に、ゲー
ト電極１３を含む表面に層間絶縁膜１７を堆積し、ソー
ス領域１５及びドレイン領域のＮ“型拡散領域１６のコ
ンタクト用開口部をそれぞれ設け、前記コンタクト用開
口部を含む表面にアルミニウム膜を堆積して選択的にエ
ツチングし、ソース領域１５及びＮ＋型拡散領域１６の
それぞれと接続する電極配線１８．１９を形成してＮチ
ャネル壁高耐圧ＭＯ３）−ランジスタを有する半導体装
置を構成する。
含む表面に多結晶シリコン膜を堆積して選択的にエツチ
ングし酸化シリコン膜１０の上に一部を重ねてゲート電
極１３を設け、ゲート電極１３の表面を熱酸化して酸化
シリコン膜１４を設ける。次に、ゲート電極１３及びフ
ィールド酸化膜２をマスクとして前記素子形成領域にＮ
型の高濃度不純物をイオン注入し、ソース領域１５及び
埋込まれた酸化シリコン膜１０に隣接してＮ−型拡散領
域４の表面にＮ＋型拡散領域１６を設ける。次に、ゲー
ト電極１３を含む表面に層間絶縁膜１７を堆積し、ソー
ス領域１５及びドレイン領域のＮ“型拡散領域１６のコ
ンタクト用開口部をそれぞれ設け、前記コンタクト用開
口部を含む表面にアルミニウム膜を堆積して選択的にエ
ツチングし、ソース領域１５及びＮ＋型拡散領域１６の
それぞれと接続する電極配線１８．１９を形成してＮチ
ャネル壁高耐圧ＭＯ３）−ランジスタを有する半導体装
置を構成する。
以上説明したように本発明は、開口部の底部に埋込拡散
領域を形成する際に第１．第２の酸化シリコン膜を素子
形成領域の表面及び開口部の側壁に設けてマスクとし、
開口部の底部のみにイオン注入法により不純物を導入し
て埋込拡散領域を形成することにより、ＭＯＳトランジ
スタのゲート、ドレイン間耐圧を向上させた半導体装置
の製造方法を実現できるという効果を有する。
領域を形成する際に第１．第２の酸化シリコン膜を素子
形成領域の表面及び開口部の側壁に設けてマスクとし、
開口部の底部のみにイオン注入法により不純物を導入し
て埋込拡散領域を形成することにより、ＭＯＳトランジ
スタのゲート、ドレイン間耐圧を向上させた半導体装置
の製造方法を実現できるという効果を有する。
化シリコン膜、６・・・ホトレジスト膜、７・・・開口
部、８・・・酸化シリコン膜、９・・・Ｎ＋型埋込拡散
領域、１０・・・酸化シリコン膜、１１・・・レジスト
膜、１２・・・ゲート酸化膜、１３・・・ゲート電極、
１４・・・酸化シリコン膜、１５・・・ソース領域、１
６・・・Ｎ＋型拡散領域、１７・・・層間絶縁膜、１８
．１９・・・電極配線。
部、８・・・酸化シリコン膜、９・・・Ｎ＋型埋込拡散
領域、１０・・・酸化シリコン膜、１１・・・レジスト
膜、１２・・・ゲート酸化膜、１３・・・ゲート電極、
１４・・・酸化シリコン膜、１５・・・ソース領域、１
６・・・Ｎ＋型拡散領域、１７・・・層間絶縁膜、１８
．１９・・・電極配線。
Claims (1)
- 一導電型半導体基板の主表面に選択的にフィールド絶縁
膜を設けて素子形成領域を区画する工程と、前記素子形
成領域に逆導電型の低濃度不純物を選択的に導入して第
１の拡散領域を設ける工程と、前記素子形成領域を含む
表面に第１の絶縁膜を堆積し該第１の絶縁膜及び前記第
１の拡散領域の表面を選択的に順次エッチングして前記
第１の拡散領域に所定の深さを有する開口部を設ける工
程と、前記開口部を含む表面に第２の絶縁膜を堆積して
これを異方性エッチングし前記開口部の側壁にのみ前記
第２の絶縁膜を残す工程と、前記第１及び第２の絶縁膜
をマスクとして逆導電型の高濃度不純物をイオン注入し
て活性化し前記第１の拡散領域に第２の拡散領域を形成
する工程と、等方性エッチングにより前記第１及び第２
の絶縁膜を除去し前記開口部を含む表面に厚い第３の絶
縁膜を堆積して前記開口部を充填する工程と、前記第３
の絶縁膜の上にレジスト膜を設けて表面を平坦化し全面
を異方性エッチングしてちょうど前記素子形成領域の表
面を露出させ前記開口部内に前記第３の絶縁膜を埋込む
工程と、熱酸化法により前記素子形成領域の表面にゲー
ト酸化膜を設け前記第３の絶縁膜に一部を重ねて前記ゲ
ート酸化膜上に選択的にゲート電極を設ける工程と、前
記ゲート電極に整合させて前記素子形成領域に逆導電型
の不純物をイオン注入し前記第３の絶縁膜に隣接して前
記第１の拡散領域の表面に第３の拡散領域を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301589A JP2697062B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301589A JP2697062B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183567A true JPH02183567A (ja) | 1990-07-18 |
| JP2697062B2 JP2697062B2 (ja) | 1998-01-14 |
Family
ID=11545514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP301589A Expired - Lifetime JP2697062B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697062B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992003849A1 (fr) * | 1990-08-21 | 1992-03-05 | Seiko Epson Corporation | Dispositif a semi-conducteur, memoire a semi-conducteur l'utilisant, circuit integre a semi-conducteur cmos et procede de production de ce dispositif |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| JP2009528671A (ja) * | 2005-12-19 | 2009-08-06 | エヌエックスピー ビー ヴィ | Ｓｔｉ領域を有する非対称型電界効果半導体デバイス |
-
1989
- 1989-01-09 JP JP301589A patent/JP2697062B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992003849A1 (fr) * | 1990-08-21 | 1992-03-05 | Seiko Epson Corporation | Dispositif a semi-conducteur, memoire a semi-conducteur l'utilisant, circuit integre a semi-conducteur cmos et procede de production de ce dispositif |
| US5523595A (en) * | 1990-08-21 | 1996-06-04 | Ramtron International Corporation | Semiconductor device having a transistor, a ferroelectric capacitor and a hydrogen barrier film |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| JP2009528671A (ja) * | 2005-12-19 | 2009-08-06 | エヌエックスピー ビー ヴィ | Ｓｔｉ領域を有する非対称型電界効果半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2697062B2 (ja) | 1998-01-14 |
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