JPH0247870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0247870A JPH0247870A JP19920688A JP19920688A JPH0247870A JP H0247870 A JPH0247870 A JP H0247870A JP 19920688 A JP19920688 A JP 19920688A JP 19920688 A JP19920688 A JP 19920688A JP H0247870 A JPH0247870 A JP H0247870A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＬＤ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ） ｆｌ
造の絶縁ゲート型電界効果トランジスタ（ＭＯＳ）ラン
ジスタ）の製造方法に関する。
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ） ｆｌ
造の絶縁ゲート型電界効果トランジスタ（ＭＯＳ）ラン
ジスタ）の製造方法に関する。
従来のこの種のＭＯＳ）ランジスタの製造方法の一例を
第２図（ａ）乃至（ｆ）に示す。
第２図（ａ）乃至（ｆ）に示す。
先ず、シリコン基板１の表面を酸化してゲート酸化膜２
を形成した上に、多結晶シリコン膜３゜ＷＳｉ（タング
ステンシリサイド）膜４を夫々形成し、この上のゲート
形成領域にフォトレジスト６を選択的に形成する。
を形成した上に、多結晶シリコン膜３゜ＷＳｉ（タング
ステンシリサイド）膜４を夫々形成し、この上のゲート
形成領域にフォトレジスト６を選択的に形成する。
次いで、第２図（ｂ）のように、このフォトレジスト６
をマスクにしてＷＳｉ膜４と多結晶シリコン膜３をエツ
チングし、ポリサイド構造のゲート電極を形成する。そ
して、このゲート電極を表面を熱酸化して第２図（ｃ）
のように酸化膜７を形成し、ゲート電極を被覆する。な
お、図示は省略するが、通常では、この状態でシリコン
基板１に不純物を低濃度に導入して低濃度領域を形成す
る。
をマスクにしてＷＳｉ膜４と多結晶シリコン膜３をエツ
チングし、ポリサイド構造のゲート電極を形成する。そ
して、このゲート電極を表面を熱酸化して第２図（ｃ）
のように酸化膜７を形成し、ゲート電極を被覆する。な
お、図示は省略するが、通常では、この状態でシリコン
基板１に不純物を低濃度に導入して低濃度領域を形成す
る。
次に、第２図（ｄ）のように、全面にＣＶＤ酸化膜８を
比較的厚く形成する。そして、二〇ＣＶＤ酸化膜８を異
方性エツチングすることにより、第２図（ｅ）のように
ゲート電極の側面にのみ側壁８Ａを形成する。このとき
、ゲート電極上では前記酸化膜７もエツチング除去され
、ＷＳｉ膜４が露呈される。
比較的厚く形成する。そして、二〇ＣＶＤ酸化膜８を異
方性エツチングすることにより、第２図（ｅ）のように
ゲート電極の側面にのみ側壁８Ａを形成する。このとき
、ゲート電極上では前記酸化膜７もエツチング除去され
、ＷＳｉ膜４が露呈される。
しかる後、第２図（ｅ）のように、酸化処理を行い、ソ
ース、ドレインの形成領域に酸化膜９を形成する。なお
、この状態で不純物を高濃度に導入して高濃度領域を形
成し、前記低濃度領域と合わせてＬＤＤ構造が構成され
る。
ース、ドレインの形成領域に酸化膜９を形成する。なお
、この状態で不純物を高濃度に導入して高濃度領域を形
成し、前記低濃度領域と合わせてＬＤＤ構造が構成され
る。
（発明が解決しようとする課題〕
上述した従来の製造方法では、第２図（ｃ）の工程及び
第２図（ｆ）の工程で、いずれも酸化処理を行って酸化
膜７，９を形成している。これは、多結晶シリコン膜３
やシリコン基板１に導入された不純物の外部拡散（アウ
トデイフュージョン）を防止するためである。このため
、第２図（Ｃ）の工程では、同時にＷＳｔＳ造膜酸化さ
れ、これにより膜中のＳｔが減少し、Ｗの比率が高（な
る。
第２図（ｆ）の工程で、いずれも酸化処理を行って酸化
膜７，９を形成している。これは、多結晶シリコン膜３
やシリコン基板１に導入された不純物の外部拡散（アウ
トデイフュージョン）を防止するためである。このため
、第２図（Ｃ）の工程では、同時にＷＳｔＳ造膜酸化さ
れ、これにより膜中のＳｔが減少し、Ｗの比率が高（な
る。
このため、第２図（ｆ）の工程でＷＳｉ膜４が再度酸化
された時には、膜中のＷが酸化されてＷｏ３（酸化タン
グステン）が析出し、Ｗｏ、膜１１が形成されることに
なる。
された時には、膜中のＷが酸化されてＷｏ３（酸化タン
グステン）が析出し、Ｗｏ、膜１１が形成されることに
なる。
したがって、後の工程でゲート電極の上面においてアル
ミニウム配線等との間でコンタクトをとる際に、ＷＳｉ
膜４とアルミニウム配線との間にＷＯ３膜１１が介在さ
れることになり、このＷＯコ膜１１が抵抗として作用し
てコンタクト抵抗を大きくしてしまうという問題がある
。
ミニウム配線等との間でコンタクトをとる際に、ＷＳｉ
膜４とアルミニウム配線との間にＷＯ３膜１１が介在さ
れることになり、このＷＯコ膜１１が抵抗として作用し
てコンタクト抵抗を大きくしてしまうという問題がある
。
本発明はポリサイド構造のゲート電極におけるコンタク
ト抵抗の低減を図ったＭＯＳトランジスタの製造方法を
提供することを目的としている。
ト抵抗の低減を図ったＭＯＳトランジスタの製造方法を
提供することを目的としている。
本発明の半導体装置の製造方法は、半導体基板に形成し
たゲート酸化膜上に多結晶シリコン膜。
たゲート酸化膜上に多結晶シリコン膜。
高融点金属又はそのシリサイド膜及び多結晶シリコン膜
を順次形成して３層構造のゲート電極を形成した上で、
熱処理によってこのゲート電極の表面に熱酸化膜を形成
し、かつその後において全面に絶縁膜を形成しかつこれ
をエツチングバックしてゲート電極の側面に該絶縁膜か
らなる側壁を形成し、かつ熱処理によってゲート電極上
面の多結晶シリコン膜とソース、ドレイン領域のシリコ
ン基板表面に夫々酸化膜を形成する工程を含んでいる。
を順次形成して３層構造のゲート電極を形成した上で、
熱処理によってこのゲート電極の表面に熱酸化膜を形成
し、かつその後において全面に絶縁膜を形成しかつこれ
をエツチングバックしてゲート電極の側面に該絶縁膜か
らなる側壁を形成し、かつ熱処理によってゲート電極上
面の多結晶シリコン膜とソース、ドレイン領域のシリコ
ン基板表面に夫々酸化膜を形成する工程を含んでいる。
〔作用］
上述した製造方法では、高融点金属又はそのシリサイド
膜は、上層の多結晶シリコン膜により被覆されるので、
ゲート電極やシリコン基板の酸化時に高融点金属又はそ
のシリサイド膜が表面酸化されることはなく、表面の高
抵抗膜の発生を防止する。
膜は、上層の多結晶シリコン膜により被覆されるので、
ゲート電極やシリコン基板の酸化時に高融点金属又はそ
のシリサイド膜が表面酸化されることはなく、表面の高
抵抗膜の発生を防止する。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｆ）は本発明の一実施例を工程順に
示す縦断面図である。
示す縦断面図である。
先ず、第１図（ａ）のように、シリコン基ｖｉ、１の表
面を熱酸化してゲート酸化膜２を形成した後、ＣＶＤ法
により１５００人の厚さに多結晶シリコン膜３を形成し
、この上にスパッタ法により１５００人のＷＳｉ膜４を
形成し、更にこの上にＣＶＤ法又はスパッタ法で１５０
０人の多結晶シリコン膜５を形成する。そして、ゲート
電極形成領域にフォトレジスト６を選択的に形成する。
面を熱酸化してゲート酸化膜２を形成した後、ＣＶＤ法
により１５００人の厚さに多結晶シリコン膜３を形成し
、この上にスパッタ法により１５００人のＷＳｉ膜４を
形成し、更にこの上にＣＶＤ法又はスパッタ法で１５０
０人の多結晶シリコン膜５を形成する。そして、ゲート
電極形成領域にフォトレジスト６を選択的に形成する。
次いで、第１図（ｂ）のように、前記フォトレジスト６
をマスクにして多結晶シリコン膜５． ＷＳｔＳ造膜び
多結晶シリコン膜３を順次エツチング除去し、３層構造
のゲート電極を形成する。そして、第１図（Ｃ）のよう
に９００″Ｃで熱酸化処理を行い、ゲート電極の表面に
酸化膜７を形成する。
をマスクにして多結晶シリコン膜５． ＷＳｔＳ造膜び
多結晶シリコン膜３を順次エツチング除去し、３層構造
のゲート電極を形成する。そして、第１図（Ｃ）のよう
に９００″Ｃで熱酸化処理を行い、ゲート電極の表面に
酸化膜７を形成する。
この状態で、シリコン基板ｌに不純物を低濃度に導入し
、ソース、ドレイン領域に図示を省略する低濃度領域を
形成する。
、ソース、ドレイン領域に図示を省略する低濃度領域を
形成する。
次に、第１図（ｄ）のように、ＣＶＤ法により５０００
人の厚さの酸化膜８を全面に形成し、かつこれを異方性
エツチングによりエツチングバックすることにより、第
１図（ｅ）のように、ゲート電極の側面にのみ側壁８Ａ
を形成する。このとき、ゲート電極の上面では酸化膜７
は除去され、多結晶シリコン膜５が露呈される。
人の厚さの酸化膜８を全面に形成し、かつこれを異方性
エツチングによりエツチングバックすることにより、第
１図（ｅ）のように、ゲート電極の側面にのみ側壁８Ａ
を形成する。このとき、ゲート電極の上面では酸化膜７
は除去され、多結晶シリコン膜５が露呈される。
しかる後、９００℃で熱処理を行うことにより、第１図
（ｆ）のように、ソース、ドレイン領域に酸化膜９が、
またゲート電極の上面に酸化膜１０が夫々形成される。
（ｆ）のように、ソース、ドレイン領域に酸化膜９が、
またゲート電極の上面に酸化膜１０が夫々形成される。
なお、図示は省略するが、この状態で不純物を高濃度に
導入することにより、側壁８Ａの厚さだけオフセットさ
れたソース、ドレインの型濃度領域が形成され、前記低
濃度領域とでＬＤＤ構造を構成する。
導入することにより、側壁８Ａの厚さだけオフセットさ
れたソース、ドレインの型濃度領域が形成され、前記低
濃度領域とでＬＤＤ構造を構成する。
この製造方法では、第１図（Ｃ）の工程で酸化膜７を形
成することにより、多結晶シリコン膜３゜５に含まれる
不純物の外部拡散を防止し、第１図（ｆ）の工程で酸化
膜９を形成することで、シリコン基板１に形成したソー
ス、ドレインの不純物の外部拡散を防止する。そして、
この場合、第１図（Ｃ）の工程では、ＷＳｉ膜４はその
殆どの面は多結晶シリコン膜５で被覆されているため、
酸化膜７の形成処理によってもＷＳｉ膜４が酸化される
ことはない。また、第１図（ｆ）の工程においても、Ｗ
Ｓｉ膜４は多結晶シリコン膜５によって被覆され、この
多結晶シリコン膜５の表面が酸化されて酸化膜１０が形
成されるのみであり、高抵抗のＷＯｌが形成されること
はない。
成することにより、多結晶シリコン膜３゜５に含まれる
不純物の外部拡散を防止し、第１図（ｆ）の工程で酸化
膜９を形成することで、シリコン基板１に形成したソー
ス、ドレインの不純物の外部拡散を防止する。そして、
この場合、第１図（Ｃ）の工程では、ＷＳｉ膜４はその
殆どの面は多結晶シリコン膜５で被覆されているため、
酸化膜７の形成処理によってもＷＳｉ膜４が酸化される
ことはない。また、第１図（ｆ）の工程においても、Ｗ
Ｓｉ膜４は多結晶シリコン膜５によって被覆され、この
多結晶シリコン膜５の表面が酸化されて酸化膜１０が形
成されるのみであり、高抵抗のＷＯｌが形成されること
はない。
したがって、ゲート電極の上面にアルミニウム配線をコ
ンタクトする場合でも、酸化膜１０をエツチング除去し
てコンタクトホールを開設すれば、コンタクトホールに
は多結晶シリコン膜５乃至ＷＳｉ膜４が露呈されてアル
ミニウム配線に直接接続されるため、低抵抗のコンタク
ト構造を構成することが可能となる。
ンタクトする場合でも、酸化膜１０をエツチング除去し
てコンタクトホールを開設すれば、コンタクトホールに
は多結晶シリコン膜５乃至ＷＳｉ膜４が露呈されてアル
ミニウム配線に直接接続されるため、低抵抗のコンタク
ト構造を構成することが可能となる。
ここで、ＷＳｉ膜に代えて、Ｗ膜、Ｔｉ膜の高融点金属
膜を用いてもよく、或いはＴｉＳｉ。
膜を用いてもよく、或いはＴｉＳｉ。
（チタンシリサイド）やＭｏ５ｔ、（モリブデンシリサ
イド）等の高融点金属シリサイド膜を用いてもよい、特
に、Ｔｉ５ｉｘＯ比抵抗は２５μΩ口であり、ＷＳｉの
７０μΩ１に比較して小さいため、寄生抵抗を一層低減
する上で有利である。
イド）等の高融点金属シリサイド膜を用いてもよい、特
に、Ｔｉ５ｉｘＯ比抵抗は２５μΩ口であり、ＷＳｉの
７０μΩ１に比較して小さいため、寄生抵抗を一層低減
する上で有利である。
（発明の効果）
以上説明したように本発明は、多結晶シリコン膜、高融
点金属又はそのシリサイド膜及び多結晶シリコン膜から
なる３層構造でゲート電極を製造するので、高融点金属
又はそのシリサイド膜は上層の多結晶シリコン膜により
被覆されることになり、ゲート電極やシリコン基板の酸
化時においても高融点金属又はそのシリサイド膜の表面
に高抵抗の酸化膜が形成されることはなく、コンタクト
抵抗の低いＬＤＤ構造のＭＯＳトランジスタを製造でき
る効果がある。
点金属又はそのシリサイド膜及び多結晶シリコン膜から
なる３層構造でゲート電極を製造するので、高融点金属
又はそのシリサイド膜は上層の多結晶シリコン膜により
被覆されることになり、ゲート電極やシリコン基板の酸
化時においても高融点金属又はそのシリサイド膜の表面
に高抵抗の酸化膜が形成されることはなく、コンタクト
抵抗の低いＬＤＤ構造のＭＯＳトランジスタを製造でき
る効果がある。
第１図（ａ）乃至（ｆ）は本発明の一実施例を工程順に
示す縦断面図、第２図（ａ）乃至（ｆ）は従来方法を工
程順に示す縦断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・多結晶シリコン膜、４・・・ＷＳｉ膜、５・・・多結
晶シリコン膜、６・・・フォトレジスト、７・・・酸化
膜、８・・・ＣＶＤ酸化膜、８Ａ・・・側壁、９．１０
・・・酸化膜、１１・・・ＷＯ２膜。 第１図 第１ 図 第２ 図
示す縦断面図、第２図（ａ）乃至（ｆ）は従来方法を工
程順に示す縦断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・多結晶シリコン膜、４・・・ＷＳｉ膜、５・・・多結
晶シリコン膜、６・・・フォトレジスト、７・・・酸化
膜、８・・・ＣＶＤ酸化膜、８Ａ・・・側壁、９．１０
・・・酸化膜、１１・・・ＷＯ２膜。 第１図 第１ 図 第２ 図
Claims (1)
- １、半導体基板に形成したゲート酸化膜上に多結晶シ
リコン膜、高融点金属又はそのシリサイド膜及び多結晶
シリコン膜を順次形成する工程と、これらの膜を所要パ
ターンに形成して３層構造のゲート電極を形成する工程
と、熱処理によってこのゲート電極の表面に熱酸化膜を
形成する工程と、全面に絶縁膜を形成しかつこれをエッ
チングバックしてゲート電極の側面に該絶縁膜からなる
側壁を形成する工程と、熱処理によってゲート電極上面
の多結晶シリコン膜とソース、ドレイン領域のシリコン
基板表面に夫々酸化膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19920688A JPH0247870A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19920688A JPH0247870A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247870A true JPH0247870A (ja) | 1990-02-16 |
Family
ID=16403903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19920688A Pending JPH0247870A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995012216A1 (en) * | 1993-10-29 | 1995-05-04 | Nkk Corporation | Manufacture of mis field effect semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217654A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体装置 |
| JPS6376479A (ja) * | 1986-09-19 | 1988-04-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-08-10 JP JP19920688A patent/JPH0247870A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217654A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体装置 |
| JPS6376479A (ja) * | 1986-09-19 | 1988-04-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995012216A1 (en) * | 1993-10-29 | 1995-05-04 | Nkk Corporation | Manufacture of mis field effect semiconductor device |
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