JPH0247918A

JPH0247918A - バッファ回路

Info

Publication number: JPH0247918A
Application number: JP63197706A
Authority: JP
Inventors: Masato Ishiguro; 石黒　正人; Norio Akitsu; 秋津　紀男; Yoshirou Sugano; 菅野　洋志郎; Noribumi Kachi; 可知　紀文; Katsuya Inoue; 克哉井上
Original assignee: Fujitsu Ltd; Fujitsu Miyagi Electronics Ltd
Current assignee: Fujitsu Ltd; Fujitsu Miyagi Electronics Ltd
Priority date: 1988-08-08
Filing date: 1988-08-08
Publication date: 1990-02-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術　　　　　　　　（第１０〜１２図）発明が
解決しようとする課題課題を解決するための手段作用実施例第１の発明の原理説明　　（第１〜３図）第１の発明の
第１実施例　（第４図）第１の発明の第２実施例　（第５図）第２の発明の原理説明　　（第６．７図）第２の発明の
第１実施例　（第８図）第２の発明の第２実施例　（第９図）発明の効果〔概要〕バッファ回路に関し、簡単な回路構成で高速化、高集積化を妨げることなく、
同時変化スイッチングノイズやリンギングノイズを除去
することのできるバッファ回路を提供することを目的と
し、入力信号を受けるＣＭＯＳインバータと、前記入力信号
と一定の相関関係を有するパルスを発生するパルス発生
手段と、前記ＣＭＯＳインバータの出力端子と所定の電
位源との間に介装され、ゲートに該パルスを受けるＭＯ
Ｓ）ランジスタとを具備し、該パルスの発生期間に該Ｍ
ＯＳトランジスタを導通させて該ＣＭＯＳインバータの
しきい値を一時的に変化させるように構成する。

半導体集積回路の入力信号系に挿入されるゲート素子と
、該ゲート素子の出力信号のレベル変化に応じて一定幅
のパルスを発生するパルス発生手段とを具備し、該パル
ス発生手段の出力信号は該ゲート素子の一方の入力端子
に入力されるとともに、該ゲート素子の他方の入力端子
に入力される入力信号と該パルス発生手段の出力信号と
の論理をとり、該入力信号に重畳するノイズを除去する
ように構成する。

〔産業上の利用分野〕

本３発明は、バッファ回路に係り、詳しくは化カバソフ
ァの同時変化スイッチングノイズ、大駆動の化カバソフ
ァの出力リンギングノイズ等を除去するバッファ回路に
関する。

ＣＭＯ３半導体装置は大容量化、高速化の傾向にあり、
大容量化により配線パターンなどは細くなる一方、パッ
ケージのピン数は増加しているため、化カバソファの個
数は多くなり、また大駆動の化カバソファも使用されて
いることから、多数の化カバソファが一斉にオンオフす
ると電源Ｖ□線の電圧降下、ＶＳＳ線の電圧上昇が生じ
、その結果入力レベルの余裕度がなくなり、半導体装置
に誤動作が生じるという問題点がある。すなわち、ＣＭ
Ｏ３半導体装置においては、（イ）多くの化カバソファが同時間に０Ｎ−ＯＦＦする
時に発生する同時変化スイッチングノイズ、（ロ）大駆動の化カバソファの０Ｎ−ＯＦＦ時に発生す
る出力リンギングノイズ、が回路誤動作の誘因となっており、その対策が重要であ
る。

〔従来の技術〕

従来のバッファ回路としては、例えば第１０図に示すよ
うなものがある。同図において、１は入カバソファであ
り、入カバソファ１はＰチャネル間Ｏ３）ランジスタ（
以下、単にＰＭＯ３という）２およびＮチャネルＭＯＳ
トランジスタ（以下、単にＮＭＯＳという）３からなる
初段のＣＭＯＳインバータ４とＰＭＯ３５およびＮＭＯ
Ｓ６からなる次段のＣＭＯＳインバータ７とを２段カス
ケード接続することにより構成される。ＣＭＯＳインバ
ータ４には入力信号としてメインクロツタが入力されて
おり、入力バッファ１に入力されたメインクロックは入
カバソファ１によりバッファ出力として取り出され、同
期用フリップフロップ８．９．１０の各ＧＫ（クロック
）端子に入力される。

一方、同期用フリップフロップ８．９．１０のＤ（ＤＡ
ＴＡ）端子に入力された信号はメインクロックの立ち上
がりに同期して高出力バッファ１１．１２．１３に出力
される。したがって、高出力バッファ１１．１２．１３
に入力される信号は同期用フリツブフロップ８．９．１
０に入力されるクロックにより同期がとられたものとな
り、各高山カバソファ１１．１２．１３はメインクロッ
クに同期して一斉に０Ｎ−ＯＦＦすることになる。その
結果、各出力バッファ１１．１２．１３の同時変化スイ
ッチングによってメインクロックにノイズが印加してし
まうと、そのノイズがそのまま同期用フリツプフロツプ
８．９、ｌＯのクロック（ＣＫ）となってしまう、なお
、第１Ｏ図では高出力バッファ１１．１２．１３および
同期用フリップフロップ８．９．１０を３個のみしか示
していないが、実際にはもっと多くの出カバソファ（例
えば、８個またはそれ以上）が接続されている。また、
第１１図は第１０図に示すバッファ回路と同一の回路を
示し、１４は同期用フリップフロ７プ１０の反転出力Ｘ
Ｑ端子に接続された出力バッファを示す。

〔発明が解決しようとする課題〕

しかしながら、このような従来のバッファ回路にあって
は、多数の出カバソファが一斉に０Ｎ−ＯＦＦする構成
となっていたため、電源ＶＳＳ線の電圧降下、ＶＳＳ線
の電圧上昇が生じ、入力レベルの余裕度の減少から半導
体装置の誤動作を誘発するという問題点があった。

すなわち、上記バッファ回路を構成するＣＭＯ８半導体
装置では瞬時に起こる電圧の変動、寄生抵抗、パッケー
ジ等のインダクタンスおよびプリント板等の配線パター
ンの抵抗に起因して第１２図に示すようなＶＳＳ線の電
位変動が発生し、これが誤動作を引き起こす、第１２図
を用いて説明すると、ＶＳＳ線は常時グランド（ＧＮＤ
）レベルにあるとして、これに前述した同時変化スイッ
チングノイズが重畳すると図示の如くなり、入力が論理
レベル“１１で通常ならグランドレベルよりり、の電圧
（高さ）を持っているものがノイズビーク（＋）ではり
、となり、これが通常時の論理レベル“０”のｈ！と変
わらなくなって論理レベル“０”と判定されるおそれが
生じる。そして、このようにして論理レベル“０”と判
定されると、半導体装置における内部フリツプフロップ
に印加されてこれをリセットしたり、またはカウントに
入ってカウンタアップさせる等の誤動作を生じさせてし
まうことがある。また、反対に論理レベル“Ｏ″を印加
させたい時にも同様なことが生じることがある。特に、
クロック系とかリセント系とかに、−瞬でもノイズが入
ると内部の状態が一気に変わるおそれがある。第１０図
に示す従来例では回路自体については何ら対策が施され
ていないが、電源ＶＳＳ線の電位変動は該ｖｓｓ線の抵
抗およびパッケージ等のインダクタンス成分に起因する
ことから、これを低抵抗のものにするか、ＶＳＳのイン
ダクタンス成分を極力少なくする等の改善を行い、ＶＳ
Ｓ線の強化を図ることがその一つの対策である。

しかし、この方法によると、高密度な実装の妨げとなり
、また大きな効果も望めない、さらに、他の方法として
、例えばノイズ除去回路等を設けることも考えられるが
、遅延時間が大きくなり、高速化、高集積化を達成する
上では得策とはいえない。

さらに、上記同時変化スイッチングノイズの不具合に加
えて、高速バッファ（大容量のバッファ）には出力のリ
ングングが発生することがある。リンキングは大容量の
バッファについて発生し易く、後述する第３図（ｂ）あ
るいは第７図（ｂ）に示すように出力波形が大きくマイ
ナスにぶれてまた持ち上がる状態を繰り返す、また、こ
のように出力が動くと出力と同じようにグランドも変動
しく第３．７図（ｃ）参照）、このリンギングノイズが
バス等に重畳するとＬＳＩの内部にも影響を及ぼして回
路誤動作の原因となる。０ＭＯ３でリンギングが発生し
易い理由としては、０ＭＯ３は電源電圧のフルスイング
で出力波形が動くこと（例えば、５■からＯＶまで急峻
に変化すること）、また、電流が一気に流れて電流の逃
げ道がないこと等が挙げられる。特に、ＭＯ３型トラン
ジスタの高速化を図る際にはこのリンギングノイズの発
生が大きな問題となってきている。

そこで第１の発明および第２の発明は、簡単な回路構成
で高速化ミ高集積化を妨げることなく、同時変化スイッ
チングノイズやリンギングノイズを除去することのでき
るバッファ回路を提供することを目的としている。

【課題を解決するための手段〕

第１の発明による半導体装置は上記目的達成のため、入
力信号を受けるＣＭＯＳインバータと、前記入力信号と
一定の相関関係を有するパルスを発生するパルス発生手
段と、前記ＣＭＯＳインバータの出力端子と所定の電位
源との間に介装され、ゲートに該パルスを受けるＭＯＳ
）ランジスタとを具備し、該パルスの発生期間に該ＭＯ
Ｓトランジスタを導通させて該ＣＭＯＳインバータのし
きい値を一時的に変化させるようにしたことを特徴とす
るバッファ回路の入力端子電圧を変化させるようにして
いる。

また、半導体集積回路の人力信号系に挿入されるゲート
素子と、該ゲート素子の出力信号のレベル変化に応じて
一定幅のパルスを発生するパルス発生手段とを具備し、
該パルス発生手段の出力信号は該ゲート素子の一方の入
力端子に入力されるとともに、該ゲート素子の他方の入
力端子に入力される入力信号と該パルス発生手段の出力
信号との論理をとり、該入力信号に重畳するノイズを除
去するようにしている。

〔作用〕

第１の発明では、入力信号を受けるＣＭＯＳインバータ
と、該入力信号と一定の相関関係を有するパルスを発生
するパルス発生手段が設けられるとともに、ＩｃＭＯＳ
インバータの出力端子と所定の電位源との間にＭＯＳ）
ランジスタが設けられ、該ＭＯＳトランジスタは該パル
スの発生期間に導通し、該ＣＭＯＳインバータのしきい
値を一時的に変化させる。

したがって、ＣＭＯＳインバータの回路しきい値が変化
して同時変化スイッチングノイズやリンギングノイズが
除去される。

また、第２の発明では、半導体集積回路の入力信号系に
ゲート素子が挿入されるとともに、該ゲート素子の出力
信号のレベル変化に応じて一定幅のパルスを発生するパ
ルス発生手段が設けられ、該パルス発生手段の出力信号
は該ゲート素子の一方の入力端子に入力される。

したがって、該パルス発生手段の出力信号と該ゲート素
子の他方の入力端子に入力される入力信号との論理がと
られ、該入力信号に重畳するノイズが除去される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜３図は第１の発明に係るバッファ回路の原理を説
明する図である。原理説明に当たり、従来例と同一構成
部分には同一番号を付して説明を省略する。第１図にお
いて、２１はノイズ抑制回路であり、ノイズ抑制回路２
１は８ＭＯ３（ＭＯＳ　）ランジスタ）２２と、フリッ
プフロップ２３と、遅延回路２４と、からなり、フリッ
プフロップ２３および遅延回路２４はワンショット回路
（パルス発生手段）２５を構成している。ＮＭＯ３２２
はＣＭＯＳインバータ４の出力端子（すなわち、ＣＭＯ
Ｓインバータ７の入力端子）　（この電位をＴとする）
と低電位側電源Ｖ３Ｓとの間に介挿され、ＮＭＯ３２２
のゲートはフリップフロップ２３の出力（Ｑ）端子に接
続されている。したがって、ＮＭＯ３２２はそのゲート
に“Ｈ”アクティブのパルスが印加されているときのみ
ＯＮしてＣＭＯＳインバータ４の回路しきい値を低（す
る、フリップフロップ２３のＤ端子は高電位側電源Ｖｌ
ｌｌに固定されており、クロック（ＣＫ）端子には同時
変化ノイズが発生する前の同時変化を起こしそうなＮＥ
Ｔ信号Ａが入力される。また、フリップフロップ２３の
出力ＱはＮＭＯ８２２のゲートに入力され、反転出力Ｘ
Ｑは遅延回路２４を介して所定のデイレイ時間（τ時間
）後フリップフロップ２３のリセット（Ｒ）端子に入力
される。なお、同図中、ＶＵｔは入力バッファ１の入力
端を示し、Ｘはノイズ抑制後の出力を示す。

以上の構成において、まず、Ａに立上り動作の波形−ｆ
−が印加されると、フリップフロップ２３および遅延回
路２４により構成されたワンショット回路２５のＱ出力
にτ時間のみホジティブ・パルスが発生する。そして、
このパルスがＮＭＯ３２２に印加されることによりＮＭ
Ｏ３２２がＯＮＬ、ＮＭＯ３２２がＯＮＬ、ているτ時
間のみ第２図実線に示すＣＭＯＳインバータ４のトラン
スファーカーブの特性が同図破線の特性となる。換言す
れば、入力バッファ１の初段のＣＭＯＳインバータ４特
性がＮＭＯ３２２の分だけ低い入力レベルに変化し、Ｖ
■レベルが通常より低くなる。したがって、本来ノイズ
として入力端子に加わった電圧がＮＭＯＳ２２によって
第３図（ｆ）に示すように無視できるようになり、ノイ
ズが重畳しない出力Ｘを取り出すことができる。また、
この場合スピードについては殆んど影響がない、なお、
ＮＭＯＳ２２のサイズを適当なものによることによって
、回路しきい値の変化をノイズが抑制できる最適なもの
に設定できることは言うまでもなく、入力レベルのシフ
ト時間τについても最適な遅延回路２４が選択される。

次に、上記原理に基づく具体的実施例につき第４図を参
照して説明する。

第４図は第１の発明の第１実施例を示す図であり、ノイ
ズ抑制回路２１を入力信号側に挿入し、入力信号に重畳
するノイズを除去してチップ内に導くようにした場合の
例を示しており、従来例として示した第１０図のものと
同一構成部分には同一番号を付している。第４図におい
て、フリップフロップ２３のＣＫ端子には出力バッファ
１１．１２．１３による同時変化ノイズの影響を受ける
前の入力バッファ１出力のメインクロックが入力されて
おり、このメインクロックの立ち上がりに同期してフリ
ッププロップ２３のＱ端子からは“Ｈ”レベル信号がＮ
ＭＯＳ２２のゲートに出力され、ＸＱ端子からは“Ｌ”
レベル信号が遅延回路２４を介してフリップフロップ２
３のリセットに出力される。したがって、クロックの立
ち上がりに同期してフリップフロップ２３のＱ端子から
は第３図（ｇ）に示すように、遅延回路２４の遅延時間
に相当するτ時間だけ″Ｈルベル信号が出力されること
になり、このτ時間のみＮＭＯＳ２２はＯＮしてＣＭＯ
Ｓインバータ４の入力レベルを下げ、ノイズを除去する
ことができる。

以上述べたように、本実施例ではワンショット回路２５
の出力信号によってＮＭＯＳ２２が０Ｎ−ＯＦＦＬ、Ｃ
ＭＯＳインバータ４の回路しきい値が制御される。した
がって、簡単な回路構成で出力バッファ１１．１２．１
３の同時スイッチングノイズや出力リンギングノイズ等
によって発生したノイズを除去あるいは緩和することが
で６、特にＣＭＯＳゲートアレイなどに適用して極めて
有効である。

第５図は第１の発明に係るバッファ回路の第２実施例を
示す図であり、第１実施例と同一構成部分には同一番号
を付している０本実施例では第１実施例で前述したトラ
ンスカーブの回路しきい値を低くしてノイズを除去する
場合に加え、ＰＭＯ８により回路しきい値を高くして更
にノイズ除去効果を高めた例である。第５図において、
ノイズ抑制回路２６はＮＭＯＳ２２、ＰＭＯ３（ＭＯＳ
　）ランジスタ）２７、クロックの立ち下がりで動作す
るフリップフロップ２８、遅延回路２４およびインバー
タ２９からなり、フリップフロップ、２８および遅延回
路２４はワンショット回路（パルス発生手段）３０を構
成している。ＰＭＯ３２７はＣＭＯＳインバータ７の入
力端子と高電位側電源ｖ０との間に介挿され、ＰＭＯ３
２７のゲートはフリップフロップ２８の反転出力ＸＱ端
子に接続されている。なお、ノイズ抑制用のＰＭＯ３２
７、ＮＭＯＳ２２は通常ではカットオフ状態としてお（
、シたがって、ＰＭＯ３２７はそのゲートに“Ｌ１アク
ティブのパルスが印加されているときのみＯＮしてＣＭ
ＯＳインバータ４の回路しきい値を高くする。クロック
の立ち下がりに同期して動作するフリップフロップ２８
のＧＫ端子には同時変化を起こしそうなＮＥＴ信号とし
て同時変化ノイズが重畳する前のメインクロックがイン
バータ２９を介して入力される。

したがって、クロックの立ち上がりに同期してフリップ
フロップ２８のＸＱ端子からは遅延回路２４の遅延時間
に相当するτ時間だけ“Ｌ”レベル信号が出力されるこ
とになり、このτ時間のみＰＭＯ３２７はＯＮＬ”ｔ’
ｃＭＯｓインバータ４（Ｄ入力レベルを上げ、ノイズを
除去することができる。

第６．７図は第２の発明に係る入力回路の原理を説明す
る図である。第１１図に示す従来例と同一構成部分には
同一番号を付して説明を省略する。

第６図において、３１はノイズ抑制回路であり、ノイズ
抑制回路３１はノアゲート（ゲート素子）３２と、フリ
ップフロップ３３と、遅延回路３４と、からなり、フリ
ップフロップ３３および遅延回路３４はワンショット回
路（パルス発生手段）３５を構成している。

同図中、Ｔはノイズ抑制回路３１の入力端を示し、入力
信号はノアゲート３２の一方の入力端子に入力され、Ｘ
は出力端又は出力を示す、この第６図のノイズ抑制回路
３１は、半導体集積回路の適所（但し、信号入力側）に
挿入されてノイズの除去を行わせるものである。フリッ
プフロップ３３のＤ端子は高電位側電源Ｖ、に固定され
ており、クロックＣＣＫ）端子には同時変化する前の同
時変化を起こしそうなＮＥＴ信号としてノアゲート３２
の出力信号が入力され、フリップフロップ３３の出力Ｑ
はノアゲート３２の他方の入力端子に入力され、反転出
力ＸＱは複数個のインバータにより構成される遅延回路
３４を介して所定のデイレイ時間（τ時間）後フリップ
フロップ３３のリセット（Ｒ）端子に入力される。

以上の構成において、ノアゲート３２の一方の入力端子
に第７図（ｄ）に示すようなＴ波形の入力信号が入力さ
れると、Ｔ波形の立ち上がりに同期してフリップフロッ
プ３３のＱ端子からは“Ｈ”レベル信号がτ時間のみノ
アゲート３２の他方の入力端子に出力される。したがっ
て、ノアゲート３２ではＴ波型の入力信号とフリップフ
ロップ３３の出力とのＯＲがとられることになり、Ｔの
入力端に出力同時スイッチング、出力リンギングノイズ
等によるノイズＮｌが印加された場合であってもノアゲ
ート３２の出力端ＸにはノイズＮ１が重畳しない出力Ｘ
が出力される（同図（ｆ）参照）、このように、フリッ
プフロップ３３および遅延回路３４によって構成された
ワンショット回路３５により同図（ｅ）に示すように遅
延時間ｒのパルスを発生させ、そのτ時間のパルスをノ
アゲート３２の一方の入力端子に印加することによって
ゲートを殺し、Ｎ、をカットする。また、システム的な
スピードとしては、ノアゲート又はアンドゲート１段分
の遅延だけですむので利用し易い、このτはノイズの程
度に応じて適用なものが設定・設計される。

次に、上記原理に基づく具体的実施例につき第８図を参
照して説明する。

第８図は第２の発明の第１実施例を示す図であり、図示
しないパッケージの端子ピンへ入力バッファ１を介して
挿入し、該端子ピンより供給される入力信号にのるノイ
ズを除去してチップ内へ導くようにした例を示している
。第８図において、フリップフロップ３３のＧＫ端子に
は出力バッファ１１．１２．１３による同時変化ノイズ
の影響を受ける前のノイズ抑制回路３１出力のメインク
ロックが入力されており、このメインクロックの立ち上
がりに同期してフリップフロップ３３のＱ端子からは“
Ｈ”レベル信号がノアゲート３２の一方の入力端子に出
力され、ＸＱ端子からは“Ｌ”レベル信号が遅延回路３
４を介してフリップフロップ３３のリセットに出力され
る。したがって、クロックの立ち上がりに同期して＠Ｈ
”レベル信号が発生し、これはτ時間ノアゲート３２の
一方の入力端子に加わることにより、出力バッファ１１
．１２．１３の同時切換によって同時変化スインチング
ノイズ等が重畳するようなことがあってもτ時間は確実
にノイズパルスを除去することができる。

以上説明したように、本実施例によれば、アンドゲート
又はノアゲートと遅延（ワンシヨット）回路という簡単
な構成の回路で出カバソファの同時スイッチングノイズ
等によるノイズパルスを確実に除去することができ、特
にＣＭＯＳゲートアレイなどに通用して極めて有効であ
る。

第９図は第２の発明に係る半導体装置の第２実施例を示
す図であり、第１実施例と同一構成部分には同一番号を
付している０本実施例では第１実施例で前述した第８図
を基本にしてシステムのメインクロックが立ち下がり動
作する回路にノイズ抑制回路を挿入したものを示し、更
にシステムＲＥＳＥＴにもノイズ抑制回路を挿入した回
路例である。第９図において、３６はシステムＲＥＳＥ
Ｔが入力される入カバソファ、３７は同期用フリップフ
ロップ、３８は出カバソファである。同図破線で囲んだ
４１はノイズ抑制回路を示しており、ノイズ抑制回路４
１はアンドゲート４２と、ノアゲート４３と、フリップ
フロップ４４と、遅延回路４５と、からなり、フリップ
フロップ４４および遅延回路４５はワンショット回路（
パルス発生手段）４６を構成している。

メインクロックは入力バッファｌを介してアンドゲート
４２の一方の入力端子に入力され、アンドゲート４２を
介して同期用フリップフロップ、８．９．１０．３７の
ＧＫ端子に入力される。また、システムＲＥＳＥＴ信号
は入力バッファ３６を介してノアゲート４３の一方の入
力端子に入力され、ノアゲート４３を介して同期用フリ
ップフロップ８．９．１０．３７のＲ端子に入力される
。一方、フリップフロップ４４のＤ端子はグランドＧＮ
Ｄに接続されており、フリップフロップ４４のＣＫ端に
はアンドゲート４２の出力信号が入力され、フリップフ
ロップ４４はクロックの立ち下がりで動作する。フリッ
プフロップ４４の出力Ｑはアンドゲート４２の他方の入
力端子に入力されるとともに、遅延回路４５を介して所
定のデイレイ時間（τ時間）、後フリップフロップ４４
のＲ端子に入力され、反転出力ＸＱはノアゲート４３の
他方の入力端子に入力されている。ここで、入力端子（
外部）が、ＮＥＧＡＴＩ　ＶＥが有効であれば本実施例
に示すようにアンドゲート４２でゲートをとり、ＰＯ３
ＩＴＩＭＥが有効であればノアゲートが有効である。ま
た、ノアゲートおよびアンドゲートは通常動作時はノイ
ズ抑制用端子が殺されるように使用する。

したがって、アンドゲート４２の一方の入力端子に入力
される入力信号（メインクロック）に第９図中に示すノ
イズＮ１が印加された場合、τ時間のみはフリップフロ
ップ４４からアンドゲート４２の他方の入力端子に“Ｌ
”レベル信号が印加されＡＮＤによってＮｌがカットさ
れる。

（効果）第１の発明によれば、簡単な回路構成で、出カバソファ
の同時スイッチングノイズ、出力リンギングノイズ等に
よって発生したノイズを除去あるいは緩和することがで
きる。

また、第２の発明によれば、アンドゲート又はノアゲー
トと遅延（ワンシヨツト）回路という簡単な構成の回路
で出カバソファの同時スイッチングなどによるノイズパ
ルスを除去することができる。

その結果、特にＣＭＯＳゲートアレイなどに適用して極
めて有効である。

【図面の簡単な説明】

第１〜３図は第１の発明に係る半導体装置の原理を説明
するための図であり、第１図はその回路図、第２図はその回路しきい値を説明するための図、第３図
は第１図に示す回路のタイミングチャート、第４図は第１の発明に係る半導体装置の第１実施例を示
すその回路図、第５図は第１の発明に係る半導体装置の第２実施例を示
すその回路図、第６．７図は第２の発明に係る半導体装置の原理を説明
するための図であり、第６図はその回路図、第７図は第６図に示す回路のタイミングチャート、第８図は第２の発明に係る半導体装置の第１実施例を示
すその回路図、第９図は第２の発明に係る半導体装置の第２実施例を示
すその回路図、第１θ〜１２図は従来の半導体装置を示す図であり、第
１０図はその回路図、第１１図はその回路図、第１２図はそのノイズパルスの説明図である。１・・・・・・入カバ、ファ、４・・・・・・ＣＭＯＳインバータ、８．９．１０．３７・・・・・・同期用フリップフロッ
プ、１１．１２．１３．１４．３８・・・・・・出カバ
ソファ、２１．２６．３１．４１・・・・・・ノイズ抑
制回路、２３．２８．３３．４４・・・・・・フリップ
フロップ、２４．３４．４５・・・・・・遅延回路、２
５．３０．３５．４６・・・・・・ワンショット回路（
パルス発生手段）、ＱＮＤ第図Ｌ　　　　　　　　　　　　　　　　Ｊ第図第図第図ノ′

Claims

【特許請求の範囲】

（１）入力信号を受けるＣＭＯＳインバータと、前記入
力信号と一定の相関関係を有するパルスを発生するパル
ス発生手段と、前記ＣＭＯＳインバータの出力端子と所定の電位源との
間に介装され、ゲートに該パルスを受けるＭＯＳトラン
ジスタとを具備し、該パルスの発生期間に該ＭＯＳトランジスタを導通させ
て該ＣＭＯＳインバータのしきい値を一時的に変化させ
るようにしたことを特徴とするバッファ回路。
（２）半導体集積回路の入力信号系に挿入されるゲート
素子と、該ゲート素子の出力信号のレベル変化に応じて一定幅の
パルスを発生するパルス発生手段とを具備し、該パルス発生手段の出力信号は該ゲート素子の一方の入
力端子に入力されるとともに、該ゲート素子の他方の入
力端子に入力される入力信号と該パルス発生手段の出力
信号との論理をとり、該入力信号に重畳するノイズを除
去するようにしたことを特徴とする入力回路。