JPH01258460A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 するものである。

従来の技術 半導体製造技術の微細化にエリ、動作スピードお工びト
ランジスタのドライブ能力の向上が進んでいる。特に、
最近顕著になってきたのが出力端子に出力される出力官
号の同時変化による動作上のトラブルである。多ピン化
および大駆動化傾向の中、この種のトラブルの発生頻度
が多くなってきている。

第３図は、ＬＳＩを使用したときの出力バッファにおけ
る電源ノイズの発生メカニズムを説明する丸めの等価回
路図である。１は電源ライン（ＶＤＤの配線）の等価回
路、２はＧＮＤラインの等価回路である。また、３お工
び４〜６はＬＳＩチップ７内のＧＮＤ　ｂ工び出力端子
のそれぞれのＬＳＩパッドである。８はＬＳＩチップ７
のパッケージを示している。９　ｔ−！　ＬＳＩパッド
３からパッケージ８外のＧＮＤに対する等価回路、１０
〜１２はＬＳＩチップ７内の各出力端子からパッケージ
までの等価回路、１３〜１５はパッケージ８の外部負荷
容量である。１６〜１８は出力バッファトランジスタを
示している。

たとえば、今、出力バッファトランジスタ１６カＨから
Ｌに変化し、負荷容量１３の電荷がＬＳＩチップ７内の
ＧＮＤライン全通して外部の基準ＧＮＤにディスチャー
ジするとき、出力バッファトランジスタ１７がＬ状態で
あるとすると、出力バッファトランジスタ１７に発生す
る電流ノイズＶ、はｄ！ ｖＮ＝Ｒ−１＋Ｌ＠−−−−（１） ｔ ただしＲ：　ＬＳＩチップおよびパッケージのＧＮＤラ
インの抵抗の総和 Ｌ　、　ＬＳＩチップおよびパッケージのＧＮＤフィン
のインダクタンスの総和 Ｉ　：　ＬＳＩチップおよびパッケージのＧＮＤライン
を流れる電流 ’、（ｔ：　ＬＳＩチップお工びパッケージのＧＮＤラ
インの電流変化率 である。

上記（１）式１す電流ノイＸＶＮｕＲ，Ｌ、１．−’Ｌ
ｌｄ【 に依存することがわかる。

発明が解決しょうとするｆ果題 上記従来の集積回路の多ピン化および高駆動バッファ化
の中では多ピン化によるパッケージのＲ，Ｌの増加や高
駆動化にＬるＩの増加などに工す（１）式におけるＶＮ
を低減することは難しくなってきており、さらには多ビ
ン化の製品における同時変化による電流ノイズＶＮの増
加による誤動作も大きな問題となってきている。

このように従来法では、多ピン化に工す、パッケージの
リードフレーム長の増加やフレームの幅か細くなること
、また、高速化などによる出力電流の増加などにより（
１）式でのＲ，Ｉ、Ｌが増加し、ノイズレベルは大きく
なり誤動作し易くなる。

本発明は上記従来の問題を解決するもので、ノイズ増加
現瘉ヲ、出力バッファトランジスタのオン、オフの電流
変化率を少さくすることにエリ、出力バッファトランジ
スタの変化時に発生する電流ノイズの低減を実現するこ
とのできる集積回路を提供することを目的とするもので
ある。

課題を解決するための手段 上記課題を解決する九めに本発明の集積回路は、出力バ
ッファトランジスタを２個以上に分割して設ゆ前記分割
された各トランジスタのゲート信号を独立に制御して、
前記分割された各トランジスタのオン、オフのタイミン
グをすらす工うに調整する調整回路を設けたものである
。

作用 上記構成に工り、出力バッファトランジスタを２個以上
に分割し、分割された各トランジスタのゲート信号を調
整回路にエリ独立に制御し、分割された各トランジスタ
のオン、オフのタイミングをずらせて順次変化させるの
で、出力バッファトランジスタのオン、オフ時における
電流変化率会）を大幅に減少させることができ、集積回
路の電源ラインやＧＮＤフィンに発生するノイズの大幅
な低減を図ることができ、ノイズによる誤動作を防止す
ることができる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例を示す集積回路の出力バッフ
ァトランジスタの調整回路図である。第１図において、
２１は出力パツファ！？ンジスタの入力信号が入力され
る入力側、２２は出力信号が出力される出力側である。

ここでは極性は特に考慮していない。２３〜２６は出力
バッファトランジスタの分割したＰ−ｃｈ出力トランジ
スタのそれぞれを示し、２７〜３０は分割したＮ−ｃｈ
出力トランジスタのそれぞれｔ示している。また、３１
〜３４はＮ　−ｃｈ出力トランジスタ２７〜３０のゲー
トに独立して接続されたコントロールゲートを示し、５
〜３８はＰ　−ｃｈ出力トランジスタ２３〜２６のゲー
トに独立して接続されるコントロールゲートｔ−示し、
Ａ−Ｄは入力信号を遅延させてコントロールゲート３１
〜３８ニ入力する信号のタイミングｔ−順次変化させる
遅延回路を示し、これらコントロールゲート３１〜３８
ト遅延回路Ａ−Ｄで調整回路３９を構成している。

なお、出力バッファトランジスタ２３〜３０にゲート信
号ｔ−％、するコントロールゲート３１〜３８からなる
制御信号用回路は、便宜上このように表示したものであ
り、本来は最終段出力バッファトランジスタ２３−３０
の駆動を考えるならば、レイアウト効率に工りＡ−Ｄに
示す遅延回路に含めるべきものである。

上記構成により、その動作全説明する。

第２図は第１図の各要部工す発生する波形を示すタイミ
ング図で、第２図において示され九電圧波形が第１図の
各要部に印加されることにより、Ｐ−ｃｈ出力トランジ
スタ２３〜２６お工びＮ　−ｃｈ出力トランジスタ２７
〜３０はゲート信号の波形により、それぞれ順次段階的
に、遅延回路Ａ−Ｄで順次遅延される分だけタイミング
がずれてオンする。また、これら出力トランジスタがオ
フするのは反対の出力トランジスタ（たとえば、Ｐ　−
ｃｈに対してＮ　−ｃｈ　、Ｎ　−ｃｈに対してｐ−ｃ
ｈ）の最初にオン動作する出力トランジスタと同時であ
り、このため貫通電流は流れない。

この工うに、出力パツファトランジスタヲ各４個に分割
し、分割された各出力トランジスタ２３〜２６および２
７〜３０のゲート信号のタイミング調整用のために遅延
回路Ａ−Ｄやスイッチング電圧レベルに変化をもたせる
などに工す、分割された各出力バッファトランジスタ２
３〜３０のオン、オフの変化を段階的にずらして行うこ
とにより、電流の変化率（ｄｔ”減少させることができ
、これによりノイズが大幅に低減できるとともに、ノイ
ズによる誤動作を低減できる。

発明の効果 以上の工うに本発明によれば、出力バッファトランジス
タを２個以上に分割して設け、これら分割された各トラ
ンジスタのオン、オフのタイミングをすらす工うに調整
する調整回路を設けたことにより、ノイズの原因となる
電流変化率を減少させることができ、集積回路の多ピン
化にともなう同時変化による電源ノイズによる誤動作あ
るいは大電流用出力バッファトランジスタの変化による
電源ノイズによる誤動作などをきわめて効率良く、確実
に防止することができるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す集積回路の出カパツフ
ァトランジスタの調整回路図、第２図は第１図の各要部
エリ発生する波形を示すタイミング図、第３図は従来の
集積回路の出力バッファトランジスタにおけるＬＳＩ　
ｔ−使用したときの電源ノイズの発生メカニズムを説明
するための等価回路図である。 ２３　、２４　、２５　、２６　・・・Ｐ　−ｃｈ出力
トランジスタ（分割された各トランジスタ）、２７．２
８．２９　、３０・・・Ｎ　−ｃｈ出力トランジスタ（
分割された各トランジスタ）、３１．３２．３３．３４
・・・Ｎ　−ｃｈ出力トランジスタ用のコントロールゲ
ート、３５．３６．３７．３８　・・・Ｐ　−ｃｈ出力
トランジスタ用のコントロールゲート、３９・・・調整
回路、Ａ、Ｂ、Ｃ，Ｄ・・・遅延回路。

Claims (1)

【特許請求の範囲】
1. １、出力バッファトランジスタを２個以上に分割して設
   け、前記分割された各トランジスタのゲート信号を独立
   に制御して、前記分割された各トランジスタのオン、オ
   フのタイミングをずらすように調整する調整回路を設け
   た集積回路。