JPH0247929A - デコーダ回路 - Google Patents
デコーダ回路Info
- Publication number
- JPH0247929A JPH0247929A JP63198216A JP19821688A JPH0247929A JP H0247929 A JPH0247929 A JP H0247929A JP 63198216 A JP63198216 A JP 63198216A JP 19821688 A JP19821688 A JP 19821688A JP H0247929 A JPH0247929 A JP H0247929A
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- JP
- Japan
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- circuit
- decoder
- logic
- conductive
- inverter
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- Pending
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＣＭＯ８回路で構成されるデコーダ回路に関し
、特にデコード能力の向上に関するものである。
、特にデコード能力の向上に関するものである。
従来の技術
従来のＣＭＯ８回路で構成されたデコーダ回路の一例を
第２図に示す。第２図において、１は電源電圧端子、２
は接地端子、１１〜４２はＰ型ＭＯＳトランジスタ、５
１〜８２はＮ型ＭＯＳトランジスタ、ＡＯ−Ａ３及びＡ
Ｏ％Ａ３はアドレス制御信号入力端子、ｙｔ−ｙｓはデ
コード信号出力端子、３はＮＯＲ型デコーダ単位回路で
ある。
第２図に示す。第２図において、１は電源電圧端子、２
は接地端子、１１〜４２はＰ型ＭＯＳトランジスタ、５
１〜８２はＮ型ＭＯＳトランジスタ、ＡＯ−Ａ３及びＡ
Ｏ％Ａ３はアドレス制御信号入力端子、ｙｔ−ｙｓはデ
コード信号出力端子、３はＮＯＲ型デコーダ単位回路で
ある。
次に、上記デコーダ回路の動作をＮＯＲ型デコーダ単位
回路３について行なう。各Ｐ、Ｎ型トランジスタ、１１
と５１．１２と５２．１３と５３．１４と５４には各々
同一のアドレス制御信号が入力する。いま４種のアドレ
ス制御信号全部が論理０の場合、すなわちＰ型ＭＯ８ト
ランジスタ１１〜１４が導通している場合（以下、この
状態本選択状態とする）Ｎｉ２ＭＯ８）ランジスタ５１
〜５４が非導通となり、デコード信号出力端子Ｙ＋ に
は論理１の信号が出力される。次に、４種のアドレス制
御信号のうち、少な（とも１個は論理１の場合、すなわ
ちＰ型ＭｏＳトランジスタ１１〜１４の少なくとも１個
が非導通となり、（この状態を非選択状態とする）Ｎ型
ＭＯＳトランジスタ５１〜５４の少なくとも１個が導通
となり、デコード信号出力端子Ｙｌには論理Ｏの信号が
出力される。
回路３について行なう。各Ｐ、Ｎ型トランジスタ、１１
と５１．１２と５２．１３と５３．１４と５４には各々
同一のアドレス制御信号が入力する。いま４種のアドレ
ス制御信号全部が論理０の場合、すなわちＰ型ＭＯ８ト
ランジスタ１１〜１４が導通している場合（以下、この
状態本選択状態とする）Ｎｉ２ＭＯ８）ランジスタ５１
〜５４が非導通となり、デコード信号出力端子Ｙ＋ に
は論理１の信号が出力される。次に、４種のアドレス制
御信号のうち、少な（とも１個は論理１の場合、すなわ
ちＰ型ＭｏＳトランジスタ１１〜１４の少なくとも１個
が非導通となり、（この状態を非選択状態とする）Ｎ型
ＭＯＳトランジスタ５１〜５４の少なくとも１個が導通
となり、デコード信号出力端子Ｙｌには論理Ｏの信号が
出力される。
従って、アドレス制御信号の値によって、デコード出力
を論理Ｏ及び論理１のいずれかに選択することが出来る
。
を論理Ｏ及び論理１のいずれかに選択することが出来る
。
発明が解決しようとする課題
しかしながら上記の様な構成では、デコーダ回路を構成
するために多数のトランジスタ素子が必要となっていた
。第２図の例では８個のデコード出力を得るために６４
個のトランジスタを要している。従って、素子数が多い
ため、回路の高集積化に大きな制約を与えていた。
するために多数のトランジスタ素子が必要となっていた
。第２図の例では８個のデコード出力を得るために６４
個のトランジスタを要している。従って、素子数が多い
ため、回路の高集積化に大きな制約を与えていた。
本発明はかかる課題に鑑み、素子数を減少させて集積度
の高い回路を実現し、向上した演算能力を持つデコーダ
回路を提供することを目的とする。
の高い回路を実現し、向上した演算能力を持つデコーダ
回路を提供することを目的とする。
課題を解決するための手段
本発明は、ＣＭＯＳインバータ回路を用いたデコーダ回
路であって、第１と第２のインバータ回路のソース端子
は第３のインバータ回路のドレイン端子と、前記第３と
第４のインバータ回路のソース端子は第５のインバータ
回路のドレイン端子と、前記第５と第６のインバータ回
路のソース端子と第７のインバータ回路のドレイン端子
と接続されており、各インバータに入力されるアドレス
制御信号により相補性のトランジスタの一方を選択せし
め、デコード信号を発生させることを特徴としたデコー
ダ回路である。
路であって、第１と第２のインバータ回路のソース端子
は第３のインバータ回路のドレイン端子と、前記第３と
第４のインバータ回路のソース端子は第５のインバータ
回路のドレイン端子と、前記第５と第６のインバータ回
路のソース端子と第７のインバータ回路のドレイン端子
と接続されており、各インバータに入力されるアドレス
制御信号により相補性のトランジスタの一方を選択せし
め、デコード信号を発生させることを特徴としたデコー
ダ回路である。
作用
構成素子数を減少し、回路を高集積化すると同時に、消
費電流を低減し、機能を向上したデコーダ回路が実現で
きる。
費電流を低減し、機能を向上したデコーダ回路が実現で
きる。
実施例
以下、本発明の一実施例について図面を参照して説明す
る。第１図は本発明の一実施例を示すものであり、第２
図の従来例と同じ部分は同じ番号で示す。１は電源電圧
端子、２は接地端子、１１〜２５はＰ型ＭＯＳトランジ
スタ、５１〜６５はＮ型ＭｏＳトランジスタ、Ａｏ−Ａ
３及びＡ、−Ａ３はアドレス制御信号入力端子、Ｙ１〜
Ｙ８はデコード信号出力端子である。
る。第１図は本発明の一実施例を示すものであり、第２
図の従来例と同じ部分は同じ番号で示す。１は電源電圧
端子、２は接地端子、１１〜２５はＰ型ＭＯＳトランジ
スタ、５１〜６５はＮ型ＭｏＳトランジスタ、Ａｏ−Ａ
３及びＡ、−Ａ３はアドレス制御信号入力端子、Ｙ１〜
Ｙ８はデコード信号出力端子である。
前記のように構成されたデコーダ回路について、以下に
その動作について説明する。まず、アドレス制御信号Ａ
Ｏ−Ａ３の４人力が全て論理Ｏの場合（以下、この状態
を選択状態とする）Ｐ型ＭＯＳトランジスタ１１〜１４
が導通、Ｎ型ＭＯＳトランジスタ５１〜５４が非導通と
なる。従って、電流径路はＰ型ＭＯＳトランジスタ１１
〜１４で形成され、デコーダ信号出力端子Ｙ＋ には論
理１の信号が出力される。次にアドレス制御信号ＡＯ〜
Ａ２が論理Ｏであり、Ａ３だけが論理１の場合、Ｐ型Ｍ
ＯＳトランジスタ１１〜１３は導通、１４は非導通、Ｎ
型ＭＯＳトランジスタ５１〜５３は非導通、５４は導通
となり、デコーダ信号出力端子Ｙ１には論理０の信号が
出力される。尚、この入力状態においては、アドレスｌ
１ｌＩＩ信号入力端子Ｔ３には論理０の信号が入力され
るので、Ｐ型ＭＯＳトランジスタ１５が導通、Ｎ型ＭＯ
Ｓトランジスタ５５が非導通となり、論理１の信号がデ
コーダ信号出力端子Ｙ２から出力される。次に、アドレ
ス制御信号Ａ２だけが論理１の場合は、Ｐ型ＭＯＳ ト
ランジスタ１１，１２．１４が導通、１３．１５が非導
通となり、Ｎ型ＭｏＳトランジスタ５１．５２が非導通
、５３．５５が導通となる。この時、Ｐ型ＭＯＳトラン
ジスタ１４，１５、Ｎ型ＭＯＳトランジスタ５４．５５
のソース端子は論理Ｏの信号が入力されており、デコー
ダ信号出力端子Ｙ１゜Ｙ２は共に論理Ｏの信号が出力さ
れる。
その動作について説明する。まず、アドレス制御信号Ａ
Ｏ−Ａ３の４人力が全て論理Ｏの場合（以下、この状態
を選択状態とする）Ｐ型ＭＯＳトランジスタ１１〜１４
が導通、Ｎ型ＭＯＳトランジスタ５１〜５４が非導通と
なる。従って、電流径路はＰ型ＭＯＳトランジスタ１１
〜１４で形成され、デコーダ信号出力端子Ｙ＋ には論
理１の信号が出力される。次にアドレス制御信号ＡＯ〜
Ａ２が論理Ｏであり、Ａ３だけが論理１の場合、Ｐ型Ｍ
ＯＳトランジスタ１１〜１３は導通、１４は非導通、Ｎ
型ＭＯＳトランジスタ５１〜５３は非導通、５４は導通
となり、デコーダ信号出力端子Ｙ１には論理０の信号が
出力される。尚、この入力状態においては、アドレスｌ
１ｌＩＩ信号入力端子Ｔ３には論理０の信号が入力され
るので、Ｐ型ＭＯＳトランジスタ１５が導通、Ｎ型ＭＯ
Ｓトランジスタ５５が非導通となり、論理１の信号がデ
コーダ信号出力端子Ｙ２から出力される。次に、アドレ
ス制御信号Ａ２だけが論理１の場合は、Ｐ型ＭＯＳ ト
ランジスタ１１，１２．１４が導通、１３．１５が非導
通となり、Ｎ型ＭｏＳトランジスタ５１．５２が非導通
、５３．５５が導通となる。この時、Ｐ型ＭＯＳトラン
ジスタ１４，１５、Ｎ型ＭＯＳトランジスタ５４．５５
のソース端子は論理Ｏの信号が入力されており、デコー
ダ信号出力端子Ｙ１゜Ｙ２は共に論理Ｏの信号が出力さ
れる。
上記と同様の理論をＡ Ｉ ＋ Ａ Ｏにあてはめるこ
とが出来、選択状態にある時は論理１、それ以外の場合
は論理Ｏのデコーダ信号を出力するデコーダ回路が構成
出来る。
とが出来、選択状態にある時は論理１、それ以外の場合
は論理Ｏのデコーダ信号を出力するデコーダ回路が構成
出来る。
以上のように本実施例によれば、構成素子数を減少する
ことが出来、集積度を高くすると同時に、入力信号に対
して全体で必要な導線長さを小さくしたデコーダ回路を
実現することが出来る。
ことが出来、集積度を高くすると同時に、入力信号に対
して全体で必要な導線長さを小さくしたデコーダ回路を
実現することが出来る。
発明の効果
本発明では４ビツトのデコーダ回路を６０個のトランジ
スタで構成しているが、第２図の従来例では１２８個の
トランジスタが必要である。この様に少素子数で高集積
化を図ると同時に、入力信号に対して全体で必要な導線
長さを小さくすることが出来る。
スタで構成しているが、第２図の従来例では１２８個の
トランジスタが必要である。この様に少素子数で高集積
化を図ると同時に、入力信号に対して全体で必要な導線
長さを小さくすることが出来る。
第１図は本発明の一実施例におけるデコーダ回路の回路
図、第２図は従来のデコーダ回路の一例の回路図である
。 １・・・・・・電源電圧端子、２・・・・・・接地端子
、３・・・・・・ＮＯＲ型デコーダ単位回路、１１〜４
２・・・・・・Ｐ型ＭＯＳトランジスタ、５１〜８２・
・・・・・Ｎ型ＭＯＳトランジスタ、Ａｏ〜Ａ ３ ｅ
Ａ Ｏ〜Ａ３・・・・・・アドレス制御信号入力端子
、Ｙｌ〜Ｙ８・・・・・・デコード信号出力端子。
図、第２図は従来のデコーダ回路の一例の回路図である
。 １・・・・・・電源電圧端子、２・・・・・・接地端子
、３・・・・・・ＮＯＲ型デコーダ単位回路、１１〜４
２・・・・・・Ｐ型ＭＯＳトランジスタ、５１〜８２・
・・・・・Ｎ型ＭＯＳトランジスタ、Ａｏ〜Ａ ３ ｅ
Ａ Ｏ〜Ａ３・・・・・・アドレス制御信号入力端子
、Ｙｌ〜Ｙ８・・・・・・デコード信号出力端子。
Claims (1)
- ＣＭＯＳインバータ回路を用いたデコーダ回路であって
、第１と第２のインバータ回路のソース端子は第３のイ
ンバータ回路のドレイン端子と、前記第３と第４のイン
バータ回路のソース端子は第５のインバータ回路のドレ
イン端子と、前記第５と第６のインバータ回路のソース
端子と第７のインバータ回路のドレイン端子と接続され
ており、各インバータに入力されるアドレス制御信号に
より相補性のトランジスタの一方を選択せしめ、デコー
ド信号を発生させることを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198216A JPH0247929A (ja) | 1988-08-09 | 1988-08-09 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198216A JPH0247929A (ja) | 1988-08-09 | 1988-08-09 | デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247929A true JPH0247929A (ja) | 1990-02-16 |
Family
ID=16387427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198216A Pending JPH0247929A (ja) | 1988-08-09 | 1988-08-09 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05245348A (ja) * | 1991-12-31 | 1993-09-24 | Hoechst Celanese Corp | 一体式乱流プロモーターを有する渦巻き形中空繊維膜織物カートリッジ及びモジュール |
-
1988
- 1988-08-09 JP JP63198216A patent/JPH0247929A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05245348A (ja) * | 1991-12-31 | 1993-09-24 | Hoechst Celanese Corp | 一体式乱流プロモーターを有する渦巻き形中空繊維膜織物カートリッジ及びモジュール |
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