JPH0517729B2 - - Google Patents
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- JPH0517729B2 JPH0517729B2 JP61259867A JP25986786A JPH0517729B2 JP H0517729 B2 JPH0517729 B2 JP H0517729B2 JP 61259867 A JP61259867 A JP 61259867A JP 25986786 A JP25986786 A JP 25986786A JP H0517729 B2 JPH0517729 B2 JP H0517729B2
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- input
- signal
- input signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Description
産業上の利用分野
本発明は、半導体集積回路に関し、特に、マイ
クロコンピユータに内蔵される出力回路の構成の
改良に関する。 従来の技術 従来において、マイクロコンピユータに内蔵さ
れる出力回路には、プツシユプル型式や片チヤネ
ルオープンドレイン型式などがある。以下に、こ
のような従来の出力回路について図面を用いて、
説明する。第３図は、プツシユプル型の出力回路
の一構成例である。 第３図の出力回路は、高電位電源３０８と低電
位電源３０９との間にＰチヤネルMOS型FET３
０５とＮチヤネルMOS型FET３０６とが直列に
接続され、Ｐチヤネル及びＮチヤネルMOS型
FETの間には出力端子３０７が接続されている。
かかる出力回路は入力信号３０１及び制御信号３
０２を入力とし、該入力は、２入力NANDゲー
ト３０３、２入力NORゲート３０４、インバー
タ３１２を通りをそれぞれのMOS型FET３０
５，３０６へ入力され出力端子３０７から出力す
るように構成されている。 以上のような構成の出力回路において、まず制
御信号３０２がハイレベル（以下“Ｈ”と略す）
である場合について説明する。 この時入力信号３０１が“Ｈ”であれば、
NANDゲート３０３はローレベル（以下“Ｌ”
と略す）を出力することによりＰチヤネルMOS
型FET３０５は導通状態となる。また、NORゲ
ート３０４は“Ｌ”を出力することによりＮチヤ
ネルMOS型FET３０６は非導通状態となる。従
つて、出力端子３０７は、ＰチヤネルMOS型
FETを通じ高電位電源３０８とのみ接続され、
入力信号３０１と同じ“Ｈ”が出力端子３０７か
ら出力される。 また入力信号３０１が“Ｌ”であればNAND
ゲート３０３は“Ｈ”を出力することによりＰチ
ヤネルMOS型FET３０５は非導通状態となる。
また、NORゲート３０４は“Ｈ”を出力しＮチ
ヤネルMOS型FET３０６は導通状態となる。従
つて、出力端子３０７は、ＮチヤネルMOS型
FET３０６を通じ低電位電源３０９とのみ接続
され入力信号３０１と同じ“Ｌ”が出力端子３０
７から出力される。 次に、制御信号３０２が“Ｌ”である場合につ
いて説明する。 NANDゲート３０３は、入力信号３０１が
“Ｈ”、“Ｌ”いずれの時も“Ｈ”を出力すること
によりＰチヤネルMOS型FET３０５は非導通状
態となる。また、NORゲート３０４は入力信号
３０１が“Ｈ”、“Ｌ”いずれの時も“Ｌ”を出力
することによりＮチヤネルMOS型FET３０６も
非導通状態となる。従つて、出力端子３０７は、
高電位電源３０８と低電位電源３０９のいずれと
も接続されず“浮き”の状態となり出力信号はな
い。 以上、第３図に示す出力回路の真理値表を第１
表に示す。
クロコンピユータに内蔵される出力回路の構成の
改良に関する。 従来の技術 従来において、マイクロコンピユータに内蔵さ
れる出力回路には、プツシユプル型式や片チヤネ
ルオープンドレイン型式などがある。以下に、こ
のような従来の出力回路について図面を用いて、
説明する。第３図は、プツシユプル型の出力回路
の一構成例である。 第３図の出力回路は、高電位電源３０８と低電
位電源３０９との間にＰチヤネルMOS型FET３
０５とＮチヤネルMOS型FET３０６とが直列に
接続され、Ｐチヤネル及びＮチヤネルMOS型
FETの間には出力端子３０７が接続されている。
かかる出力回路は入力信号３０１及び制御信号３
０２を入力とし、該入力は、２入力NANDゲー
ト３０３、２入力NORゲート３０４、インバー
タ３１２を通りをそれぞれのMOS型FET３０
５，３０６へ入力され出力端子３０７から出力す
るように構成されている。 以上のような構成の出力回路において、まず制
御信号３０２がハイレベル（以下“Ｈ”と略す）
である場合について説明する。 この時入力信号３０１が“Ｈ”であれば、
NANDゲート３０３はローレベル（以下“Ｌ”
と略す）を出力することによりＰチヤネルMOS
型FET３０５は導通状態となる。また、NORゲ
ート３０４は“Ｌ”を出力することによりＮチヤ
ネルMOS型FET３０６は非導通状態となる。従
つて、出力端子３０７は、ＰチヤネルMOS型
FETを通じ高電位電源３０８とのみ接続され、
入力信号３０１と同じ“Ｈ”が出力端子３０７か
ら出力される。 また入力信号３０１が“Ｌ”であればNAND
ゲート３０３は“Ｈ”を出力することによりＰチ
ヤネルMOS型FET３０５は非導通状態となる。
また、NORゲート３０４は“Ｈ”を出力しＮチ
ヤネルMOS型FET３０６は導通状態となる。従
つて、出力端子３０７は、ＮチヤネルMOS型
FET３０６を通じ低電位電源３０９とのみ接続
され入力信号３０１と同じ“Ｌ”が出力端子３０
７から出力される。 次に、制御信号３０２が“Ｌ”である場合につ
いて説明する。 NANDゲート３０３は、入力信号３０１が
“Ｈ”、“Ｌ”いずれの時も“Ｈ”を出力すること
によりＰチヤネルMOS型FET３０５は非導通状
態となる。また、NORゲート３０４は入力信号
３０１が“Ｈ”、“Ｌ”いずれの時も“Ｌ”を出力
することによりＮチヤネルMOS型FET３０６も
非導通状態となる。従つて、出力端子３０７は、
高電位電源３０８と低電位電源３０９のいずれと
も接続されず“浮き”の状態となり出力信号はな
い。 以上、第３図に示す出力回路の真理値表を第１
表に示す。
【表】
第１表によれば、かかる出力回路は、制御信号
３０２が“Ｈ”である場合にのみ出力端子３０７
から出力信号を出力するようになつている。 すなわち、かかる出力回路の出力端子３０７は
プツシユプル型式に固定されているということが
言える。 発明が解決しようとする問題点 しかし、マイクロコンピユータにおける出力端
子に最適な回路形式は、そのマイクロコンピユー
タを使用する場合の周辺の回路構成及び回路状態
によつて異なる。 そのため、従来、マイクロコンピユータにおけ
る出力回路の型式は、最も多くの使用法に適する
ように考えられ決定されている。 しかしながら、従来は、その回路型式は固定さ
れたものであるため、全ての使用法について最適
である事は不可能であつた。 この事は、マイクロコンピユータを使する場合
にその周辺に余分な部品や回路的対応を必要とす
るばかりでなく、最悪の場合、マイクロコンピユ
ータの用途を狭めるという欠点があつた。 そこで、本発明は、このような欠点を解消し、
マイクロコンピユータを使用する場合の周辺の回
路構成及び回路状態などさまざまな使用法につい
て適合可能とするべく、プツシユプル型式の出力
と片チヤネルオープンドレイン型式の出力とのい
ずれの形式でも出力することができる出力回路の
構成を提供せんとするものである。 問題点を解決するための手段 すなわち、本発明によれば、第１の電位と第２
の電位との間に第１及び第２のMOS型FETが直
列に接続し、前記第１及び第２のMOS型FETと
の間には出力端子が接続され、制御信号と入力信
号を入力とする半導体集積回路の出力回路におい
て、前記制御信号が第１の制御レベルである時
に、前記入力信号が第１の入力レベルであれば、
前記第１のMOS型FETを導通させ、前記入力信
号が第２の入力レベルであれば、前記第１の
MOS型FETを非導通とさせるべく前記第１の
MOS型FETにゲート信号を発生し、前記制御信
号が第２の制御レベルである時には、前記入力信
号のいかんにかかわらず、前記第１のMOS型
FETを非導通とさせるべく、前記第１のMOS型
FETにゲート信号を発生する第１の制御手段と、
前記入力信号を入力とし、該入力信号が第１の入
力レベルであれば、前記第２のMOS型FETを非
導通させるべく前記第２のMOS型FETにゲート
信号を発生する第２の制御手段とが設けられる。 作 用 前記本発明の出力回路によれば、制御信号が第
１の制御レベルである場合、出力回路はプツシユ
プル型式の出力状態となり、第２の制御レベルで
ある場合、出力回路は片チヤネルオープンドレイ
ン形式の出力状態となる。 すなわち、制御信号の指定により出力型式を変
更することができる。 実施例 次に、本発明について図面を参照して説明す
る。 第１図は、本発明による出力回路の一実施例で
ある。 第１図の出力回路は、高電位電源１０８と低電
位電源１０９との間にＰチヤネルMOS型FET１
０５とＮチヤネルMOS型FET１０６とが直列に
接続され、Ｐチヤネル及びＮチヤネルMOS型
FETとの間には出力端子１０７が接続されてい
る。かかる出力回路は入力信号１０１及び制御信
号１０２を入力とし、該入力は、２入力NAND
ゲート１０３から成る第１の制御手段１１０と、
インバータ１０４から成る第２の制御手段１１１
を通りそれぞれのMOS型FET１０５，１０６へ
入力され出力端子１０７から出力されるように構
成されている。 かかる構成の出力回路において、まず制御信号
１０２“Ｈ”である場合について説明する。 この時、入力信号１０１が“Ｈ”であれば、
NANDゲート１０３は、“Ｌ”を出力する事によ
り、ＰチヤネルMOS型FET１０５導通状態とな
る。また、インバータ１０４は、“Ｌ”を出力す
る事により、Ｎチヤネルトランジスタ１０６は、
非導通状態となる。従つて、出力端子１０７は、
ＰチヤネルMOS型FET１０５を通じ高電位電源
１０８とのみ接続され、入力信号１０１と同じ
“Ｈ”が出力端子１０７から出力される。 また、入力信号１０１が“Ｌ”であれば
NANDゲート１０３が“Ｈ”を出力する事によ
りＰチヤネルMOS型FET１０５は非導通状態と
なるが、インバータ１０４が“Ｈ”を出力する事
により、ＮチヤネルMOS型FET１０６は、導通
状態となる。従つて、出力端子１０７はＮチヤネ
ルMOS型FET１０６を通じ低電位電源１０９と
のみ接続され、入力信号１０１と同じ“Ｌ”が出
力端子１０７から出力される。 すなわち制御信号１０２が“Ｈ”の場合、入力
信号１０１は、出力端子１０７にプツシユプル形
式で出力される。 次に、制御信号１０２が“Ｌ”である場合につ
いて説明する。 この時、NANDゲート１０３は、入力信号１
０１の“Ｈ”、“Ｌ”いずれの時も“Ｈ”を出力す
る事により、ＰチヤネルMOS型FET１０５は、
常に非導通状態となる。ここで、入力信号１０１
が“Ｈ”の時、インバータ１０４が“Ｌ”を出力
する事により、ＮチヤネルMOS型FET１０６も
非導通状態となる。従つて、出力端子１０７は高
電位電源および低電位電源のいずれとも接続され
ず、“浮き”の状態となる。また、入力信号１０
１が“Ｌ”の時、インバータ１０４が“Ｈ”を出
力する事によりＮチヤネルMOS型FET１０６は
導通状態となり、出力端子１０７はＮチヤネル
MOS型FET１０６を通じ低電位電源１０９との
み接続され、入力信号１０１と同じ“Ｌ”が、出
力端子１０７から出力される。 すなわち、制御信号１０２が“Ｌ”の場合、入
力信号１０１は出力端子１０７にＮチヤネルオー
プンドレイン形式で出力される。 以上、第１図に示す出力回路の真空値表を第２
表に示す。
３０２が“Ｈ”である場合にのみ出力端子３０７
から出力信号を出力するようになつている。 すなわち、かかる出力回路の出力端子３０７は
プツシユプル型式に固定されているということが
言える。 発明が解決しようとする問題点 しかし、マイクロコンピユータにおける出力端
子に最適な回路形式は、そのマイクロコンピユー
タを使用する場合の周辺の回路構成及び回路状態
によつて異なる。 そのため、従来、マイクロコンピユータにおけ
る出力回路の型式は、最も多くの使用法に適する
ように考えられ決定されている。 しかしながら、従来は、その回路型式は固定さ
れたものであるため、全ての使用法について最適
である事は不可能であつた。 この事は、マイクロコンピユータを使する場合
にその周辺に余分な部品や回路的対応を必要とす
るばかりでなく、最悪の場合、マイクロコンピユ
ータの用途を狭めるという欠点があつた。 そこで、本発明は、このような欠点を解消し、
マイクロコンピユータを使用する場合の周辺の回
路構成及び回路状態などさまざまな使用法につい
て適合可能とするべく、プツシユプル型式の出力
と片チヤネルオープンドレイン型式の出力とのい
ずれの形式でも出力することができる出力回路の
構成を提供せんとするものである。 問題点を解決するための手段 すなわち、本発明によれば、第１の電位と第２
の電位との間に第１及び第２のMOS型FETが直
列に接続し、前記第１及び第２のMOS型FETと
の間には出力端子が接続され、制御信号と入力信
号を入力とする半導体集積回路の出力回路におい
て、前記制御信号が第１の制御レベルである時
に、前記入力信号が第１の入力レベルであれば、
前記第１のMOS型FETを導通させ、前記入力信
号が第２の入力レベルであれば、前記第１の
MOS型FETを非導通とさせるべく前記第１の
MOS型FETにゲート信号を発生し、前記制御信
号が第２の制御レベルである時には、前記入力信
号のいかんにかかわらず、前記第１のMOS型
FETを非導通とさせるべく、前記第１のMOS型
FETにゲート信号を発生する第１の制御手段と、
前記入力信号を入力とし、該入力信号が第１の入
力レベルであれば、前記第２のMOS型FETを非
導通させるべく前記第２のMOS型FETにゲート
信号を発生する第２の制御手段とが設けられる。 作 用 前記本発明の出力回路によれば、制御信号が第
１の制御レベルである場合、出力回路はプツシユ
プル型式の出力状態となり、第２の制御レベルで
ある場合、出力回路は片チヤネルオープンドレイ
ン形式の出力状態となる。 すなわち、制御信号の指定により出力型式を変
更することができる。 実施例 次に、本発明について図面を参照して説明す
る。 第１図は、本発明による出力回路の一実施例で
ある。 第１図の出力回路は、高電位電源１０８と低電
位電源１０９との間にＰチヤネルMOS型FET１
０５とＮチヤネルMOS型FET１０６とが直列に
接続され、Ｐチヤネル及びＮチヤネルMOS型
FETとの間には出力端子１０７が接続されてい
る。かかる出力回路は入力信号１０１及び制御信
号１０２を入力とし、該入力は、２入力NAND
ゲート１０３から成る第１の制御手段１１０と、
インバータ１０４から成る第２の制御手段１１１
を通りそれぞれのMOS型FET１０５，１０６へ
入力され出力端子１０７から出力されるように構
成されている。 かかる構成の出力回路において、まず制御信号
１０２“Ｈ”である場合について説明する。 この時、入力信号１０１が“Ｈ”であれば、
NANDゲート１０３は、“Ｌ”を出力する事によ
り、ＰチヤネルMOS型FET１０５導通状態とな
る。また、インバータ１０４は、“Ｌ”を出力す
る事により、Ｎチヤネルトランジスタ１０６は、
非導通状態となる。従つて、出力端子１０７は、
ＰチヤネルMOS型FET１０５を通じ高電位電源
１０８とのみ接続され、入力信号１０１と同じ
“Ｈ”が出力端子１０７から出力される。 また、入力信号１０１が“Ｌ”であれば
NANDゲート１０３が“Ｈ”を出力する事によ
りＰチヤネルMOS型FET１０５は非導通状態と
なるが、インバータ１０４が“Ｈ”を出力する事
により、ＮチヤネルMOS型FET１０６は、導通
状態となる。従つて、出力端子１０７はＮチヤネ
ルMOS型FET１０６を通じ低電位電源１０９と
のみ接続され、入力信号１０１と同じ“Ｌ”が出
力端子１０７から出力される。 すなわち制御信号１０２が“Ｈ”の場合、入力
信号１０１は、出力端子１０７にプツシユプル形
式で出力される。 次に、制御信号１０２が“Ｌ”である場合につ
いて説明する。 この時、NANDゲート１０３は、入力信号１
０１の“Ｈ”、“Ｌ”いずれの時も“Ｈ”を出力す
る事により、ＰチヤネルMOS型FET１０５は、
常に非導通状態となる。ここで、入力信号１０１
が“Ｈ”の時、インバータ１０４が“Ｌ”を出力
する事により、ＮチヤネルMOS型FET１０６も
非導通状態となる。従つて、出力端子１０７は高
電位電源および低電位電源のいずれとも接続され
ず、“浮き”の状態となる。また、入力信号１０
１が“Ｌ”の時、インバータ１０４が“Ｈ”を出
力する事によりＮチヤネルMOS型FET１０６は
導通状態となり、出力端子１０７はＮチヤネル
MOS型FET１０６を通じ低電位電源１０９との
み接続され、入力信号１０１と同じ“Ｌ”が、出
力端子１０７から出力される。 すなわち、制御信号１０２が“Ｌ”の場合、入
力信号１０１は出力端子１０７にＮチヤネルオー
プンドレイン形式で出力される。 以上、第１図に示す出力回路の真空値表を第２
表に示す。
【表】
以上説明した様に、本実施例による出力回路
は、制御信号１０２の指定により、プツシユプル
形式とＮチヤネルオープンドレイン形式のいずれ
の出力形式としても使用することができる。 第２図も本発明の一実施例であり、その真空値
表を第３表に示す。
は、制御信号１０２の指定により、プツシユプル
形式とＮチヤネルオープンドレイン形式のいずれ
の出力形式としても使用することができる。 第２図も本発明の一実施例であり、その真空値
表を第３表に示す。
【表】
第２図の出力回路は、第１の制御手段２１０に
NORゲート２０４、第２の制御手段２１１にイ
ンバータ２０３を使用している。その他の構成
は、第１図の出力回路と基本的に同一であるか
ら、100番台の参照番号の代わりに、下２桁が同
じ200番台の参照番号を付してその説明を省略す
る。第１の制御手段２１０がＮチヤネルMOS型
FET２０６に、第２の制御手段２１１がＰチヤ
ネルMOS型FET２０５に接続していることか
ら、第３表で示される通り、制御信号２０２が
“Ｈ”の時、入力信号２０１をＰチヤネルオープ
ンドレイン形式で出力端子２０７へ出力し、制御
信号２０２が“Ｌ”の時、入力信号２０１をプツ
シユプル形式で出力端子２０７へ出力する。 第４図は、出力端子４０７に、入力バツフア４
１３を接続することで入力回路を追加した一実施
例である。この点を除く他の構成は、第１図の出
力回路と基本的に同一であることから、100番台
の参照番号の代わりに、下２桁が同じ400番台の
同様に参照番号を付してその説明を省略する。本
実施例によれば、本発明が入出力回路の出力回路
部分としても使用可能な事を示している。 発明の効果 以上の説明から明らかな様に本発明による出力
回路は、制御信号の指定によりプツシユプル形式
の出力と、片チヤネルオープンドレイン形式の出
力とのいずれの出力形式でも出力することができ
る。よつて、出力回路を内蔵したマイクロコンピ
ユータを使用する場合、周辺の回路構成及びその
回路状態に最も適した出力形式を容易に設定する
事が可能となり、マイクロコンピユータの周辺回
路の簡素化及び部品の削減を可能とし、ひいて
は、マイクロコンピユータの用途を拡大する事に
もつながる。 更に、本発明による出力回路によれば、浮き状
態設定可能なプツシユプル形式出力回路という点
にのみ着目しても、第３図に示す従来の出力回路
と比較して第１図及び第２図の実施例の様に構成
回路の削減も可能である。
NORゲート２０４、第２の制御手段２１１にイ
ンバータ２０３を使用している。その他の構成
は、第１図の出力回路と基本的に同一であるか
ら、100番台の参照番号の代わりに、下２桁が同
じ200番台の参照番号を付してその説明を省略す
る。第１の制御手段２１０がＮチヤネルMOS型
FET２０６に、第２の制御手段２１１がＰチヤ
ネルMOS型FET２０５に接続していることか
ら、第３表で示される通り、制御信号２０２が
“Ｈ”の時、入力信号２０１をＰチヤネルオープ
ンドレイン形式で出力端子２０７へ出力し、制御
信号２０２が“Ｌ”の時、入力信号２０１をプツ
シユプル形式で出力端子２０７へ出力する。 第４図は、出力端子４０７に、入力バツフア４
１３を接続することで入力回路を追加した一実施
例である。この点を除く他の構成は、第１図の出
力回路と基本的に同一であることから、100番台
の参照番号の代わりに、下２桁が同じ400番台の
同様に参照番号を付してその説明を省略する。本
実施例によれば、本発明が入出力回路の出力回路
部分としても使用可能な事を示している。 発明の効果 以上の説明から明らかな様に本発明による出力
回路は、制御信号の指定によりプツシユプル形式
の出力と、片チヤネルオープンドレイン形式の出
力とのいずれの出力形式でも出力することができ
る。よつて、出力回路を内蔵したマイクロコンピ
ユータを使用する場合、周辺の回路構成及びその
回路状態に最も適した出力形式を容易に設定する
事が可能となり、マイクロコンピユータの周辺回
路の簡素化及び部品の削減を可能とし、ひいて
は、マイクロコンピユータの用途を拡大する事に
もつながる。 更に、本発明による出力回路によれば、浮き状
態設定可能なプツシユプル形式出力回路という点
にのみ着目しても、第３図に示す従来の出力回路
と比較して第１図及び第２図の実施例の様に構成
回路の削減も可能である。
第１図は、本発明を実施した出力回路の実施例
を示す構成図であり、Ｎチヤネルオープンドレイ
ン型式の出力を可能にするものである。第２図
は、本発明を実施した出力回路の別の実施例を示
す構成図であり、Ｐチヤネルオープンドレイン型
式の出力を可能にするものである。第３図は、従
来の出力回路の構成例であり、浮き状態設定可能
なプツシユプル型式の出力回路である。第４図
は、第１図の出力回路の実施例の構成図に入力回
路を付加したものである。 （主な参照番号） １０１，２０１，４０１…
入力信号、１０２，３０２，４０２…制御信号、
１０３，３０３，４０３…２入力NANDゲート、
１０４，２０３，３１２，４０４…インバータ、
１０５，２０５，３０５，４０５…Ｐチヤネル
MOS型FET、１０６，２０６，３０６，４０６
…ＮチヤネルMOS型FET、１０７，２０７，３
０７…出力端子、１０８，２０８，３０８，４０
８…高電位電源、１０９，２０９，３０９，４０
９…低電位電源、１１０，２１０，４１０…第１
の制御手段、１１１，２１１，４１１…第２の制
御手段、２０４，３０４…２入力NORゲート、
４０７…入出力端子、４１３…入力バツフア。
を示す構成図であり、Ｎチヤネルオープンドレイ
ン型式の出力を可能にするものである。第２図
は、本発明を実施した出力回路の別の実施例を示
す構成図であり、Ｐチヤネルオープンドレイン型
式の出力を可能にするものである。第３図は、従
来の出力回路の構成例であり、浮き状態設定可能
なプツシユプル型式の出力回路である。第４図
は、第１図の出力回路の実施例の構成図に入力回
路を付加したものである。 （主な参照番号） １０１，２０１，４０１…
入力信号、１０２，３０２，４０２…制御信号、
１０３，３０３，４０３…２入力NANDゲート、
１０４，２０３，３１２，４０４…インバータ、
１０５，２０５，３０５，４０５…Ｐチヤネル
MOS型FET、１０６，２０６，３０６，４０６
…ＮチヤネルMOS型FET、１０７，２０７，３
０７…出力端子、１０８，２０８，３０８，４０
８…高電位電源、１０９，２０９，３０９，４０
９…低電位電源、１１０，２１０，４１０…第１
の制御手段、１１１，２１１，４１１…第２の制
御手段、２０４，３０４…２入力NORゲート、
４０７…入出力端子、４１３…入力バツフア。
Claims (1)
- 【特許請求の範囲】 １ 第１の電位と第２の電位との間に第１及び第
２のMOS型電界効果トランジスタが直列に接続
し、前記第１及び第２のMOS型電界効果トラン
ジスタとの間には出力端子が接続され、制御信号
と入力信号とを入力とする半導体集積回路の出力
回路において、 前記制御信号が第１の制御レベルである時に、
前記入力信号が第１の入力レベルであれば、前記
第１のMOS型電界効果トランジスタを導通させ、
前記入力信号が第２の入力レベルであれば、前記
第１のMOS型電界効果トランジスタを非導通と
させるべく前記第１のMOS型電界効果トランジ
スタにゲート信号を出力し、前記制御信号が第２
の制御レベルである時には、前記入力信号のいか
んにかかわらず、前記第１のMOS型電界効果ト
ランジスタを非導通とさせるべく、前記第１の
MOS型電界効果トランジスタにゲート信号を出
力する第１の制御手段と、前記入力信号を入力と
し、該入力信号が第一の入力レベルであれば、前
記第２のMOS型電界効果トランジスタを非導通
させるべく前記第２のMOS型電界効果トランジ
スタにゲート信号を出力する第２の制御手段とを
備えていることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259867A JPS63114319A (ja) | 1986-10-30 | 1986-10-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259867A JPS63114319A (ja) | 1986-10-30 | 1986-10-30 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114319A JPS63114319A (ja) | 1988-05-19 |
| JPH0517729B2 true JPH0517729B2 (ja) | 1993-03-10 |
Family
ID=17340060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61259867A Granted JPS63114319A (ja) | 1986-10-30 | 1986-10-30 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114319A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0883248B1 (en) | 1992-06-15 | 2006-08-09 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0651510B1 (en) * | 1993-10-29 | 1998-01-07 | STMicroelectronics S.r.l. | Input/output stage adapted to operate with low and high voltages |
| KR100482367B1 (ko) * | 2002-08-09 | 2005-04-13 | 삼성전자주식회사 | 반도체 메모리장치의 데이터 출력버퍼 및 그 데이터출력방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103536A (en) * | 1980-01-23 | 1981-08-18 | Hitachi Ltd | Mis output circuit |
-
1986
- 1986-10-30 JP JP61259867A patent/JPS63114319A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114319A (ja) | 1988-05-19 |
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