JPH0283735A - 命令先取り装置 - Google Patents
命令先取り装置Info
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- JPH0283735A JPH0283735A JP63234903A JP23490388A JPH0283735A JP H0283735 A JPH0283735 A JP H0283735A JP 63234903 A JP63234903 A JP 63234903A JP 23490388 A JP23490388 A JP 23490388A JP H0283735 A JPH0283735 A JP H0283735A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3844—Speculative instruction execution using dynamic branch prediction, e.g. using branch history tables
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、命令語を保持し、実アドレスでアクセスされ
るキャッシュメモリを有する情報処理装置に関し、特に
分岐命令の実アドレスを指定する情報とその勺岐先実ア
ドレスとを対にして複数対記伍する分岐ヒストリテーブ
ルを用いて分岐ｒ・測を行う命令先取り装置に関する。
るキャッシュメモリを有する情報処理装置に関し、特に
分岐命令の実アドレスを指定する情報とその勺岐先実ア
ドレスとを対にして複数対記伍する分岐ヒストリテーブ
ルを用いて分岐ｒ・測を行う命令先取り装置に関する。
［従来の技術］
従来、分岐ヒストリテーブルを用いて分岐予測を行なう
この種の命令先取り装置としては、特開昭５９−９１５
５０号公報に記載されているのが知られている。この公
報では、実アドレスで命令をチエツクするに際して、先
取りすべきアドレスで、命令記憶回路から命令を取出す
と同時に分岐ヒストリテーブルを索引し、もし分岐ヒス
トリテーブルにヒツトすれば分岐ヒストリテーブルより
供給される予測された分岐先アドレスを、次に先取りす
べきアドレスとし、もし分岐ヒストリテーブルにヒツト
しなければ、先取りアドレスに命令記憶回路から取り出
された読出し幅を加算したアドレスを次に先取りすべき
アドレスとする。
この種の命令先取り装置としては、特開昭５９−９１５
５０号公報に記載されているのが知られている。この公
報では、実アドレスで命令をチエツクするに際して、先
取りすべきアドレスで、命令記憶回路から命令を取出す
と同時に分岐ヒストリテーブルを索引し、もし分岐ヒス
トリテーブルにヒツトすれば分岐ヒストリテーブルより
供給される予測された分岐先アドレスを、次に先取りす
べきアドレスとし、もし分岐ヒストリテーブルにヒツト
しなければ、先取りアドレスに命令記憶回路から取り出
された読出し幅を加算したアドレスを次に先取りすべき
アドレスとする。
［発明か解決しようとする課題］
先取りすべきアドレスが、分岐ヒストリテープルにヒツ
トしなくて、命令記憶回路の読出し幅を、先取りすべき
アドレスに加算した結果、先取りすべきアドレスのペー
ジ番号が変更された場合（以下ページ越えと記す）、先
取りすべきアドレスを実アドレスで保持しているため、
命令の先取りを続けることはできなくなる。この場合、
加算前に先取りされた命令の論理アドレスのページ番号
に“ｌ′を加えたページ番号をもつページの論理アドレ
スに対応する実アドレスのページ番号で先取りを行わな
ければならない。上述した、特開昭５９−９１５５０号
公報では、この操作を、ページ越えの直前に先取りされ
た命令（以下、ページ最後の命令と記す）のオペランド
に関するアドレス変換を終了した後に行っていた。従っ
て、ページ越えが発生すると、ページ最後の命令のオペ
ランドのアドレス変換の終了を待ち、その後、ページ最
後の命令の論理アドレスに′７２を加算し、加算結果を
アドレス変換し、得られた実アドレス（以下、次ページ
アドレスと記す）で命令の先取りを再開するため、命令
の先取りが長時間停止し、性能低下を招くという欠点が
ある。
トしなくて、命令記憶回路の読出し幅を、先取りすべき
アドレスに加算した結果、先取りすべきアドレスのペー
ジ番号が変更された場合（以下ページ越えと記す）、先
取りすべきアドレスを実アドレスで保持しているため、
命令の先取りを続けることはできなくなる。この場合、
加算前に先取りされた命令の論理アドレスのページ番号
に“ｌ′を加えたページ番号をもつページの論理アドレ
スに対応する実アドレスのページ番号で先取りを行わな
ければならない。上述した、特開昭５９−９１５５０号
公報では、この操作を、ページ越えの直前に先取りされ
た命令（以下、ページ最後の命令と記す）のオペランド
に関するアドレス変換を終了した後に行っていた。従っ
て、ページ越えが発生すると、ページ最後の命令のオペ
ランドのアドレス変換の終了を待ち、その後、ページ最
後の命令の論理アドレスに′７２を加算し、加算結果を
アドレス変換し、得られた実アドレス（以下、次ページ
アドレスと記す）で命令の先取りを再開するため、命令
の先取りが長時間停止し、性能低下を招くという欠点が
ある。
［課題を解決するための手段］
本発明の命令先取り装置の１つは分岐ヒストリテーブル
に、ページ最後の命令の実アドレスと、そのページ最後
の命令の次の命令の実アドレスとを対にして登録し、ペ
ージ越えが発生した時、登録れた情報に基づいて命令の
先取りを続け、同時に、登録されていた情報の確認を行
うために、次ページのアドレス変換を指示する制御回路
を有している。
に、ページ最後の命令の実アドレスと、そのページ最後
の命令の次の命令の実アドレスとを対にして登録し、ペ
ージ越えが発生した時、登録れた情報に基づいて命令の
先取りを続け、同時に、登録されていた情報の確認を行
うために、次ページのアドレス変換を指示する制御回路
を有している。
本発明の命令先取り装置の他の１つは、分岐ヒストリテ
ーブルに、ページ最後の命令の実アドレスと、そのペー
ジ最後の命令の次の命令の実アドレスとを対にして登録
し、ページ越えが発生した時、登録された情報に基づい
て命令の先取りを続け、かつ、ページ最後の命令がアド
レス変換を行わない命令の時は、その命令の動作と同時
に、次ページのアドレス変換を指示し、アドレス変換を
行う命令の時は、その命令の次に、次ページのアドレス
変換を指示する制御回路を有している。
ーブルに、ページ最後の命令の実アドレスと、そのペー
ジ最後の命令の次の命令の実アドレスとを対にして登録
し、ページ越えが発生した時、登録された情報に基づい
て命令の先取りを続け、かつ、ページ最後の命令がアド
レス変換を行わない命令の時は、その命令の動作と同時
に、次ページのアドレス変換を指示し、アドレス変換を
行う命令の時は、その命令の次に、次ページのアドレス
変換を指示する制御回路を有している。
［実施例］
次に本発明について、図面を参照して説明する。
第１図は本発明の第１の実施例による命令先取り装置の
構成を示すブロック図である。
構成を示すブロック図である。
第１の実施例による命令先取り装置は、命令解読回路４
０３、オペランドアドレス生成回路４Ｑ４、命令アドレ
ス生成回路４３１、選択回路４３５、アドレス変換回路
４３２、オペランド記憶回路を有するオペランド読出し
回路４０６、命令実行回路４０７、命令記憶回路４０８
、命令バッファ４０９、分岐ヒストリテーブル４１０、
命令アドレスレジスタ４］１、命令アドレス加算回路４
１２、分岐情報バッファ４１３、命令整列回路４１４、
分岐情報切換回路４１５、分岐情報レジスタ４１．６，
４１７，４１８、および４１９、予測確認回路４３３、
アドレス生成回路４２］、選択回路４２２、レジスタ４
２３、命令先取り制御回路４２４、および分岐ヒストリ
テーブル更新指示フリップフロップ４２５とから構成さ
れる。
０３、オペランドアドレス生成回路４Ｑ４、命令アドレ
ス生成回路４３１、選択回路４３５、アドレス変換回路
４３２、オペランド記憶回路を有するオペランド読出し
回路４０６、命令実行回路４０７、命令記憶回路４０８
、命令バッファ４０９、分岐ヒストリテーブル４１０、
命令アドレスレジスタ４］１、命令アドレス加算回路４
１２、分岐情報バッファ４１３、命令整列回路４１４、
分岐情報切換回路４１５、分岐情報レジスタ４１．６，
４１７，４１８、および４１９、予測確認回路４３３、
アドレス生成回路４２］、選択回路４２２、レジスタ４
２３、命令先取り制御回路４２４、および分岐ヒストリ
テーブル更新指示フリップフロップ４２５とから構成さ
れる。
命令記憶回路４０８、およびオペランド読出し回路４０
６内のオペランド記憶回路は、ともに主記悟装置（図示
せず）そのものであってもよく、あるいは主記悌装置の
一部の写しである命令キャッシュメモリ、オペラントキ
ャッンユメモリであってもよい。キャッシュメモリの詳
細は、特開昭５６−８７２８２号公報を参照できる。又
、本実施例における命令記憶回路４０８と、オペランド
読出回路４０６内の記憶回路が共用となっていても、本
発明は適用できる。
６内のオペランド記憶回路は、ともに主記悟装置（図示
せず）そのものであってもよく、あるいは主記悌装置の
一部の写しである命令キャッシュメモリ、オペラントキ
ャッンユメモリであってもよい。キャッシュメモリの詳
細は、特開昭５６−８７２８２号公報を参照できる。又
、本実施例における命令記憶回路４０８と、オペランド
読出回路４０６内の記憶回路が共用となっていても、本
発明は適用できる。
分岐ヒストリテーブル４１０は、分岐命令のアドレスを
指定する情報と、該分岐命令の実行の予測としての分岐
成否フラグと、分岐先アドレスとを、第２図（ａ）に示
すように対にして記憶している。
指定する情報と、該分岐命令の実行の予測としての分岐
成否フラグと、分岐先アドレスとを、第２図（ａ）に示
すように対にして記憶している。
命令アドレスレジスタ４１１は、命令読出しのリクエス
トアドレスを保持して、命令の読出し動作を実行する。
トアドレスを保持して、命令の読出し動作を実行する。
さらに、命令アドレスレジスタ４］１は、信号線１０１
を介して、分岐ヒストリテーブル４ユ０、および命令ア
ドレス加算回路４］２に接続されている。命令アドレス
レジスタ４１〕の内容で分岐ヒストリテーブル４１０を
索引し、読出されるべき命令のアドレスがそれに登録さ
れているか否かを示すＢＨＴビット信号が信号線１０６
に出力される。登録されていれば、対応する分岐先アド
レスが信号線１０５に読出される。登録されていなけれ
ば、命令アドレス加算回路４１２により、後続の命令語
の命令先取りのためのアドレスが生成され、信号線１０
７に出力される。
を介して、分岐ヒストリテーブル４ユ０、および命令ア
ドレス加算回路４］２に接続されている。命令アドレス
レジスタ４１〕の内容で分岐ヒストリテーブル４１０を
索引し、読出されるべき命令のアドレスがそれに登録さ
れているか否かを示すＢＨＴビット信号が信号線１０６
に出力される。登録されていれば、対応する分岐先アド
レスが信号線１０５に読出される。登録されていなけれ
ば、命令アドレス加算回路４１２により、後続の命令語
の命令先取りのためのアドレスが生成され、信号線１０
７に出力される。
分岐ヒストリテーブル４１０には、前述の分岐情報の他
に、ページ最後の命令アドレスと、次ページアドレスと
を対にしてページ越え情報として登録される。登録され
たページ越え情報は、分岐情報と同じように読出され、
同じように命令アドレスレジスタ４１１にセットされる
。
に、ページ最後の命令アドレスと、次ページアドレスと
を対にしてページ越え情報として登録される。登録され
たページ越え情報は、分岐情報と同じように読出され、
同じように命令アドレスレジスタ４１１にセットされる
。
命令アドレス加算回路４１２は、後続の命令語のアドレ
スを計算する際にページ越えが発生すると、信号線１１
８にページ越え信号を出力する。
スを計算する際にページ越えが発生すると、信号線１１
８にページ越え信号を出力する。
従って、信号線１０２に命令記憶回路４０８から読出さ
れた８バイトの命令語がページ最後の命令語であれば、
同時に信号ｔＷ１１８にページ越え信号が出力される。
れた８バイトの命令語がページ最後の命令語であれば、
同時に信号ｔＷ１１８にページ越え信号が出力される。
命令バッファ４０９は、命令記憶回路４０８から読出さ
れた８バイトの先取り命令語と、信号線１１８のページ
越え信号とを対にして蓄え、命令の供給における待行列
を形成する。
れた８バイトの先取り命令語と、信号線１１８のページ
越え信号とを対にして蓄え、命令の供給における待行列
を形成する。
命令整列回路４１ｄ４は、命令バッファ４０９が空であ
れば信号線１０２と１１８の情報を２．又、命令バッフ
ァ４０９が空でなければ、命令バッファ４０９の情報を
選択し、命令語を抽出して信号線１０４を介して、命令
解読回路４０３に命令を供給すると同時に、ページ越え
信号を信号線１４０に出力する回路である。
れば信号線１０２と１１８の情報を２．又、命令バッフ
ァ４０９が空でなければ、命令バッファ４０９の情報を
選択し、命令語を抽出して信号線１０４を介して、命令
解読回路４０３に命令を供給すると同時に、ページ越え
信号を信号線１４０に出力する回路である。
分岐情報バッファ４１３は、命令語バッファ４０９に格
納される命令語に対して用意されており、その命令語中
に、分岐成功と予測された分岐命令が存在するか、ある
いはその命令語がページ最後の命令語と予測されれば、
第２図（ａ）に示す分岐情報を保持する回路であり、分
岐命令あるいハページ最後の命令語のアドレスは、信号
線１０１を介して、また、分岐情報としての分岐先アド
レス又は次ページアドレス、およびＶビットは、分岐ヒ
ストリテーブル４１０から信号線１０５を介して、それ
ぞれセットされる。
納される命令語に対して用意されており、その命令語中
に、分岐成功と予測された分岐命令が存在するか、ある
いはその命令語がページ最後の命令語と予測されれば、
第２図（ａ）に示す分岐情報を保持する回路であり、分
岐命令あるいハページ最後の命令語のアドレスは、信号
線１０１を介して、また、分岐情報としての分岐先アド
レス又は次ページアドレス、およびＶビットは、分岐ヒ
ストリテーブル４１０から信号線１０５を介して、それ
ぞれセットされる。
分岐情報切換回路４１５は、命令バッファ４０９が空の
時、信号線１０１および１０５を介して与えられる分岐
情報を、そうでない時は、分岐情報バッファ４１３を介
して与えられる分岐情報をそれぞれ出力する。
時、信号線１０１および１０５を介して与えられる分岐
情報を、そうでない時は、分岐情報バッファ４１３を介
して与えられる分岐情報をそれぞれ出力する。
分岐情報レジスタ４１６は、分岐情報切換回路４１５の
出力と、命令整列回路４１４の出力するページ越え信号
とを第２図（ｂ）に示す形式で、命令解読ステージに対
応して保持する。
出力と、命令整列回路４１４の出力するページ越え信号
とを第２図（ｂ）に示す形式で、命令解読ステージに対
応して保持する。
分岐情報レジスタ４１７，４１８は、第２図（ｃ）に示
す形式で、分岐情報と、命令解読回路４０３の出力する
命令語長とを、それぞれオペアンプアドレス生成、アド
レス変換の各ステージに対応して保持する。
す形式で、分岐情報と、命令解読回路４０３の出力する
命令語長とを、それぞれオペアンプアドレス生成、アド
レス変換の各ステージに対応して保持する。
分岐情報レジスタ４１９は、その分岐先アドレス、又は
次ページアドレスを、該分岐命令の大行こよって生成さ
れる実際の分岐先アドレス、又はページ越えによって得
られる次ページ論理アドレスから生成された実際の次ペ
ージアドレスに置換えて保持するレジスタである。
次ページアドレスを、該分岐命令の大行こよって生成さ
れる実際の分岐先アドレス、又はページ越えによって得
られる次ページ論理アドレスから生成された実際の次ペ
ージアドレスに置換えて保持するレジスタである。
選択回路４３５は、信号線１３１を介して与えられるペ
ージ越え信号が“１”であれば、信号線１３０からの命
令アドレス生成回路４３１の出力を、“Ｏ”であれば信
号線１２９からのオペランドアドレス生成回路４０４の
出力を選択する。
ージ越え信号が“１”であれば、信号線１３０からの命
令アドレス生成回路４３１の出力を、“Ｏ”であれば信
号線１２９からのオペランドアドレス生成回路４０４の
出力を選択する。
予測確認回路４３３は、分岐命令の実行にあたっては、
生成される実際の分岐命令の実行の状態と、分岐情報レ
ジスタ４１８に保持される該分岐命令の予ｎｊ情報の一
致をとり、ページ越えにあたっては、次ページ論理アド
レスより得られる次ベジの実際のアドレス（次ページア
ドレス）と、分岐情報レジスタ４１８に保持される該ペ
ージ越えの予測情報の一致をとる回路である。
生成される実際の分岐命令の実行の状態と、分岐情報レ
ジスタ４１８に保持される該分岐命令の予ｎｊ情報の一
致をとり、ページ越えにあたっては、次ページ論理アド
レスより得られる次ベジの実際のアドレス（次ページア
ドレス）と、分岐情報レジスタ４１８に保持される該ペ
ージ越えの予測情報の一致をとる回路である。
アドレス生成回路４２１は、分岐情報レジスタ４１９に
保持される分岐命令のアドレスと、該分岐命令白身の命
令語長とを加算し、分岐をしない側の命令の命令アドレ
スを生成する。
保持される分岐命令のアドレスと、該分岐命令白身の命
令語長とを加算し、分岐をしない側の命令の命令アドレ
スを生成する。
選択回路４２２は、分岐命令の分岐成否信号線１１０の
状態に応答して、該信号線の状態が“分岐する”を示す
時、線１１５を介して与えられる分岐情報レジスタ４１
９の保持する分岐先アドレスを選択し、線１１０の状態
が“分岐しない２を示す時、線１１６を介して与えられ
るアドレス生成回路４２１の出力を選択し、選択された
信号を信号線１１３を介して、レジスタ４２３に供給す
る。
状態に応答して、該信号線の状態が“分岐する”を示す
時、線１１５を介して与えられる分岐情報レジスタ４１
９の保持する分岐先アドレスを選択し、線１１０の状態
が“分岐しない２を示す時、線１１６を介して与えられ
るアドレス生成回路４２１の出力を選択し、選択された
信号を信号線１１３を介して、レジスタ４２３に供給す
る。
分岐成否信号線１１０は、命令実行回路４０７が分岐命
令を処理していない時は、常に“分岐をする”相当の状
態を示す。従って分岐情報レジスタ４１９にページ越え
情報が保持されているときは、選択回路４２２は、信号
線１１５を介して与えられる実際の次ページアドレスを
選択し、信号線１１３を介してレジスタ４２３に供給す
る。
令を処理していない時は、常に“分岐をする”相当の状
態を示す。従って分岐情報レジスタ４１９にページ越え
情報が保持されているときは、選択回路４２２は、信号
線１１５を介して与えられる実際の次ページアドレスを
選択し、信号線１１３を介してレジスタ４２３に供給す
る。
レジスタ４２３は、分岐命令、又はページ越えの予測が
失敗したとき、分岐ヒストリテーブル４１０を更新する
ためのものであり、さらに信号線］１７を介して命令ア
ドレスレジスタ４１１に命令先取りのための新たなアド
レスを供給する。
失敗したとき、分岐ヒストリテーブル４１０を更新する
ためのものであり、さらに信号線］１７を介して命令ア
ドレスレジスタ４１１に命令先取りのための新たなアド
レスを供給する。
命令先取り制御回路４２４は、信号線１０６を介して分
岐ヒストリテーブル４〕０から与えられるＢＨＴヒント
信号および予測確認回路４３３から信号線］］２を介し
て与えられる予ｉＱ＋失敗信号に基づいて、命令アドレ
スレジスタ４１１の入力と労咳ヒストリテーブル４１０
の更新を制御する回路である。
岐ヒストリテーブル４〕０から与えられるＢＨＴヒント
信号および予測確認回路４３３から信号線］］２を介し
て与えられる予ｉＱ＋失敗信号に基づいて、命令アドレ
スレジスタ４１１の入力と労咳ヒストリテーブル４１０
の更新を制御する回路である。
分岐ヒストリテーブル４１０の詳細については、例えば
、特開昭５９−９１５５０号公報を参照されたい。
、特開昭５９−９１５５０号公報を参照されたい。
第３図を参照すると、命令アドレス加算回路４１２は、
信号線１０１を介して与えられる命令アドレスレジスタ
４１１の保持する命令先取りアドレスに命令記憶回路４
０８からの命令語の読出し幅である“８”を加算する回
路である。加算結果は、下位３ビツトが切り捨てられ、
常に８の倍数として、信号線１０７に出力される。又、
加算の際に、下位１２ビツト以下より下位１３ビットへ
のキャリーか生しると、命令先取りアドレスかページサ
イズである４１＜バイトを越えたことを意味するページ
越え信号を、信号線１１８へ出力するＯ 第４図を参照すると、命令アドレス生成回路４３〕は、
レジスタ１１０１． １１０２、およびアドレス加算器
１１０３．１１０４とから構成される。レジスタ１１０
１は、命令解読回路４０３より、信号線１３つを介して
与えられる命令語長を保持し、レジスタ１１０２は、命
令の論理アドレスを保持する、それぞれオペランドアド
レス生成ステージに対応したレジスタである。なお、本
実施例では命令語長は２゜４．６．８バイトである。レ
ジスタ１１０１．１１０２の出力は、アドレス加算器１
１０３で加算され、次命令の論理アドレスを生成する アドレス加算Ｓ １１０３で生成された次命令アドレス
は、レジスタ１１０２へ供給され、１マシンサイクル後
には、次の命令の命令アドレスとなる。アドレス加算器
１工０３の出力は、さらにアドレス加算器１１０４へ供
給され、ここで“７°が加算され、その加算結果の下位
３ビツトは切捨てられて、信号線］３０へ出力される。
信号線１０１を介して与えられる命令アドレスレジスタ
４１１の保持する命令先取りアドレスに命令記憶回路４
０８からの命令語の読出し幅である“８”を加算する回
路である。加算結果は、下位３ビツトが切り捨てられ、
常に８の倍数として、信号線１０７に出力される。又、
加算の際に、下位１２ビツト以下より下位１３ビットへ
のキャリーか生しると、命令先取りアドレスかページサ
イズである４１＜バイトを越えたことを意味するページ
越え信号を、信号線１１８へ出力するＯ 第４図を参照すると、命令アドレス生成回路４３〕は、
レジスタ１１０１． １１０２、およびアドレス加算器
１１０３．１１０４とから構成される。レジスタ１１０
１は、命令解読回路４０３より、信号線１３つを介して
与えられる命令語長を保持し、レジスタ１１０２は、命
令の論理アドレスを保持する、それぞれオペランドアド
レス生成ステージに対応したレジスタである。なお、本
実施例では命令語長は２゜４．６．８バイトである。レ
ジスタ１１０１．１１０２の出力は、アドレス加算器１
１０３で加算され、次命令の論理アドレスを生成する アドレス加算Ｓ １１０３で生成された次命令アドレス
は、レジスタ１１０２へ供給され、１マシンサイクル後
には、次の命令の命令アドレスとなる。アドレス加算器
１工０３の出力は、さらにアドレス加算器１１０４へ供
給され、ここで“７°が加算され、その加算結果の下位
３ビツトは切捨てられて、信号線］３０へ出力される。
従って、レジスタ１１０２に、ページ最後の命令アドレ
ス、詳しく述べれば、ベジの最後の８バイト内のアドレ
ス（ページサイズが４にバイトなので、４０９６ｎ−８
以上かつ４０９６ｎ未満のアドレス）が命令アドレスと
して保持されると、レジスタ１１０１の命令語長は最大
でも８バイトなので、信号線１３０には次ページの論理
アドレス（この場合、４０９６ｎ）が出力される。
ス、詳しく述べれば、ベジの最後の８バイト内のアドレ
ス（ページサイズが４にバイトなので、４０９６ｎ−８
以上かつ４０９６ｎ未満のアドレス）が命令アドレスと
して保持されると、レジスタ１１０１の命令語長は最大
でも８バイトなので、信号線１３０には次ページの論理
アドレス（この場合、４０９６ｎ）が出力される。
第５図を参照すると、命令整列回路４１４は、それぞれ
８バイトの命令語を保持る命令語レジスタ＋２０１．１
２０２、整列すべき命令のアドレスの下位３ビツトのみ
を保持するワード内アドレスレジスタ１２０３、ページ
越え信号を保持するページ越えフリップフロップ１２０
４． ！２０５、フリップフロップ１２０６、１２０
７、ワード内アドレスレジスタ１２０３の指示により命
令語レジスタ１２０１．１２０２より命令を抽出する命
令整列器１２０８、命令整列器１２０８の出力する命令
より、その命令語長を解読する命令語長デコーグ１２０
９、ワード内アドレスレジスタ１２ｏ３の出力と、命令
語長デコーダ１２０９の出力とを加算し、次命令のワー
ド内アドレスを算出する加算器１２１０゜オアゲート１
２］１．１２１２、アントゲ−）１２１３．１２１４゜
１２１５、 １２１８とから構成される。
８バイトの命令語を保持る命令語レジスタ＋２０１．１
２０２、整列すべき命令のアドレスの下位３ビツトのみ
を保持するワード内アドレスレジスタ１２０３、ページ
越え信号を保持するページ越えフリップフロップ１２０
４． ！２０５、フリップフロップ１２０６、１２０
７、ワード内アドレスレジスタ１２０３の指示により命
令語レジスタ１２０１．１２０２より命令を抽出する命
令整列器１２０８、命令整列器１２０８の出力する命令
より、その命令語長を解読する命令語長デコーグ１２０
９、ワード内アドレスレジスタ１２ｏ３の出力と、命令
語長デコーダ１２０９の出力とを加算し、次命令のワー
ド内アドレスを算出する加算器１２１０゜オアゲート１
２］１．１２１２、アントゲ−）１２１３．１２１４゜
１２１５、 １２１８とから構成される。
命令整列回路４１４は、第５図に示す他に、分岐予測が
働いたときの制御回路も含まれるが、本発明には直接関
係しないので説明の都合上、省略しである。加算器１２
１ｏは、加算結果が“８”に等しいか“８°以上である
がを信号線２００１および２００２に出力する。
働いたときの制御回路も含まれるが、本発明には直接関
係しないので説明の都合上、省略しである。加算器１２
１ｏは、加算結果が“８”に等しいか“８°以上である
がを信号線２００１および２００２に出力する。
命令語レジスタ１２０１．１２０２は、通常連続した１
６バイトの命令語を保持し、その内容はレジスタ１２０
２から１２０１へと８バイトづつ左にシフトされつつセ
ットされる。
６バイトの命令語を保持し、その内容はレジスタ１２０
２から１２０１へと８バイトづつ左にシフトされつつセ
ットされる。
命令語レジスタ１２０１は、その保持する命令語が命令
整列器１２０８で全て抽出され、未抽出の命令語が１バ
イトもない空の時にセットされ、そのセットは、命令バ
ッファ４０９が空であれば命令記憶回路４０８の出力で
ある信号線１０２から、そうでない時は、命令語レジス
タ１２０２からなされる。
整列器１２０８で全て抽出され、未抽出の命令語が１バ
イトもない空の時にセットされ、そのセットは、命令バ
ッファ４０９が空であれば命令記憶回路４０８の出力で
ある信号線１０２から、そうでない時は、命令語レジス
タ１２０２からなされる。
又、命令語レジスタ１２０２は、命令バッファ４０９が
空のとき命令記憶回路４０８の出力である信号線１０２
から、そうでないときは、命令バッファ４０９の出力で
ある信号線１０３からセットされる。
空のとき命令記憶回路４０８の出力である信号線１０２
から、そうでないときは、命令バッファ４０９の出力で
ある信号線１０３からセットされる。
ページ越えフリップフロップ１２０４．１２０５は、そ
れぞれ命令語レジスタ１２０１．１２０２に対応してお
り、対応する命令語レジスタの保持する命令語がページ
の最後の８バイトの命令語である時、“１°を出力して
表示する。ページ越えフリップフロップ１２０４は、対
応する命令語レジスタ１２０１が信号線１０２からセッ
トされる時は、命令アドレス加算回路４１２より信号線
１１８を介して与えられるページ越え信号をセットし、
命令語レジスタ１２０１が命令語レジスタ１２０２より
セットされる時は、ページ越えフリップフロップ１２０
５よりセットされる。
れぞれ命令語レジスタ１２０１．１２０２に対応してお
り、対応する命令語レジスタの保持する命令語がページ
の最後の８バイトの命令語である時、“１°を出力して
表示する。ページ越えフリップフロップ１２０４は、対
応する命令語レジスタ１２０１が信号線１０２からセッ
トされる時は、命令アドレス加算回路４１２より信号線
１１８を介して与えられるページ越え信号をセットし、
命令語レジスタ１２０１が命令語レジスタ１２０２より
セットされる時は、ページ越えフリップフロップ１２０
５よりセットされる。
同様に、ページ越えフリップフロップ１２０５は、対応
する命令語レジスタ１２０２が信号線１０２からセット
される時は信号線１１８からセットされ、命令エタレン
スタ１２０２か信号線１０Ｂがらセラ］・される時は、
命令バッファ４０９の出力であるベーン越え信号線］２
３からセラ）・される。
する命令語レジスタ１２０２が信号線１０２からセット
される時は信号線１１８からセットされ、命令エタレン
スタ１２０２か信号線１０Ｂがらセラ］・される時は、
命令バッファ４０９の出力であるベーン越え信号線］２
３からセラ）・される。
命令語レジスタ１２０１．１２０２、およびページ越え
フリリブフロップ１２０４．１２０５は、アンド回路１
２１６の出力か“１”となるとセットされる。
フリリブフロップ１２０４．１２０５は、アンド回路１
２１６の出力か“１”となるとセットされる。
ワード内ア１−レスレジスタ】２ｏ３は、オアゲート１
２１２のＮＯＲ出力が“］”となるとセセラされる。
２１２のＮＯＲ出力が“］”となるとセセラされる。
命令整列回路４］４より抽出され整列された命令は、信
号線１０４に出力されるが、信号線１０４には、整列さ
れた命令の何効表示としてＥ信号も含まれる。整列され
た命令語は、命令整列器１２０８より出力され、Ｅ信号
は、オアゲート＋２１２のＮＯＲ出力より与えられる。
号線１０４に出力されるが、信号線１０４には、整列さ
れた命令の何効表示としてＥ信号も含まれる。整列され
た命令語は、命令整列器１２０８より出力され、Ｅ信号
は、オアゲート＋２１２のＮＯＲ出力より与えられる。
又、命令整列回路４１４は、ページ越え信号を信号線１
４０に出力する。信号線１４０の該ページ越え信号は、
命令整列回路４１４がページ最後の命令を信号線ユ０４
に出力し、供給した直後の１マシンサイクルのみ出力さ
れる。
４０に出力する。信号線１４０の該ページ越え信号は、
命令整列回路４１４がページ最後の命令を信号線ユ０４
に出力し、供給した直後の１マシンサイクルのみ出力さ
れる。
第６図及び第７図は、第５図に示す命令整列回路４］４
の動作を説明するためのタイムチャ＝１・である。エー
ス下、第６図、７図のタイムチャー１・と、第５図のブ
ロック図とを参照しつつ、命令整列回路４］４の動作に
ついて詳細に説明する。
の動作を説明するためのタイムチャ＝１・である。エー
ス下、第６図、７図のタイムチャー１・と、第５図のブ
ロック図とを参照しつつ、命令整列回路４］４の動作に
ついて詳細に説明する。
第６図は、ベーン最後の８ハイドの命令語ワー１’ １
か命令語レジスタ１２０］に、ワード１に後続する次の
・°゛−シの最初の８ハイドの命令語ワード■か命令語
レジスタ１２０２にセットされ、かつ、ワードＩとワー
ド■に命令か跨っていない場合の命令整列回路４］４の
動作をボすタイムチャー１・である。
か命令語レジスタ１２０］に、ワード１に後続する次の
・°゛−シの最初の８ハイドの命令語ワード■か命令語
レジスタ１２０２にセットされ、かつ、ワードＩとワー
ド■に命令か跨っていない場合の命令整列回路４］４の
動作をボすタイムチャー１・である。
マシンサイクル〕で命令語レジスタ１２ｏ１と１２０２
こそれぞれワーＦ’ Ｉとｎがセットされ、ワード１が
ヘ−７最後のＦ′、／・イトの命令語であるため、対応
するページ越えフリップフロップ＋ ２０４には“１′
かセラ１され、ワード■はページ最後でな（・ため、対
応ずヨ、ベー〉・越えフリリブフロップ１２ｏ５には“
Ｏ′かセットされる。又、一ト内アトレスレンスタ］２
０３には、これから抽圧、整列す−・ご命令Ｚのワード
内アドレスか保持されている。
こそれぞれワーＦ’ Ｉとｎがセットされ、ワード１が
ヘ−７最後のＦ′、／・イトの命令語であるため、対応
するページ越えフリップフロップ＋ ２０４には“１′
かセラ１され、ワード■はページ最後でな（・ため、対
応ずヨ、ベー〉・越えフリリブフロップ１２ｏ５には“
Ｏ′かセットされる。又、一ト内アトレスレンスタ］２
０３には、これから抽圧、整列す−・ご命令Ｚのワード
内アドレスか保持されている。
〕 ９
まず、ワード内アドレスレジスタ１２０３の指示により
、命令Ｚか命令整列器１２０εによって抽出され、信号
線１０４に出力される。それと同時に、該命令Ｚの命令
語長か命令語デコ−ダ１２ｏ９で解読され、該命令Ｚの
ワード内アドレスと、命令語長が加算器１２１０で加算
され、次命令Ａのワード内アドレスが求められる。同時
に、加算結果が“８”に−５しいため、信号線２００１
に“１“か出力される。ページ越えフリップフロップ１
２０４を信号線２００１により、アンドゲート１２１４
の出力は“１２に、オアゲート１２１２のＯＲ出力の信
号線１４０は０” ＮＯＲ出力は“１”、同じくオアゲ
ート１２１１の出力は“１“となり、アンドゲート１２
１６の出力も“１”となる。従って、信号線１０４には
命令ＺとＥ信号が出力され、信号線１４０のページ越え
信号には“０”が出力される。
、命令Ｚか命令整列器１２０εによって抽出され、信号
線１０４に出力される。それと同時に、該命令Ｚの命令
語長か命令語デコ−ダ１２ｏ９で解読され、該命令Ｚの
ワード内アドレスと、命令語長が加算器１２１０で加算
され、次命令Ａのワード内アドレスが求められる。同時
に、加算結果が“８”に−５しいため、信号線２００１
に“１“か出力される。ページ越えフリップフロップ１
２０４を信号線２００１により、アンドゲート１２１４
の出力は“１２に、オアゲート１２１２のＯＲ出力の信
号線１４０は０” ＮＯＲ出力は“１”、同じくオアゲ
ート１２１１の出力は“１“となり、アンドゲート１２
１６の出力も“１”となる。従って、信号線１０４には
命令ＺとＥ信号が出力され、信号線１４０のページ越え
信号には“０”が出力される。
次のマシンサイクル２では、マシンサイクル１でのアン
ドゲート１２１Ｂの出力が“１“であったため、命令語
レジスタ１２０１では命令語レジスタ１２ｏ２こ保持さ
れていたワード■セットされ、ページ越えフリップフロ
ップ１２０４には、ページ越えフリップフロップ１２０
５の保持していた”０“がセットされる。同時に、ワー
ド内アドレスレジスタ１２０３には、マシンサイクル１
でオアゲート１２１２のＮＯＲ出力が］”であったため
、加算器１２１０の出力する命令Ａのワード内アドレス
°○”がセットされる。又、フリップフロップ１２０７
には、マシンサイクルｉてアンドゲート１２ｊ４の出力
が“１′であったため、“１”がセットされる。ワード
内アドレスレジスタ１２０３と命令整列器１２０８によ
り、命令Ａか整列され、命令語長デコーダＩ２０９と加
算器１２■０により、次命令Ｂのワード内アドレスが計
算される。フリップフロップ１２０７が“ユ”であるた
め、オアゲート１２１２のＯＲ出力信号線１４０のペー
ジ越え信号は“１′となり、ＮＯＲ出力は０”となり、
信号線１０４Ｅ信号は“０″となる。又、アンドゲート
１２１６の出力も“０”となる。
ドゲート１２１Ｂの出力が“１“であったため、命令語
レジスタ１２０１では命令語レジスタ１２ｏ２こ保持さ
れていたワード■セットされ、ページ越えフリップフロ
ップ１２０４には、ページ越えフリップフロップ１２０
５の保持していた”０“がセットされる。同時に、ワー
ド内アドレスレジスタ１２０３には、マシンサイクル１
でオアゲート１２１２のＮＯＲ出力が］”であったため
、加算器１２１０の出力する命令Ａのワード内アドレス
°○”がセットされる。又、フリップフロップ１２０７
には、マシンサイクルｉてアンドゲート１２ｊ４の出力
が“１′であったため、“１”がセットされる。ワード
内アドレスレジスタ１２０３と命令整列器１２０８によ
り、命令Ａか整列され、命令語長デコーダＩ２０９と加
算器１２■０により、次命令Ｂのワード内アドレスが計
算される。フリップフロップ１２０７が“ユ”であるた
め、オアゲート１２１２のＯＲ出力信号線１４０のペー
ジ越え信号は“１′となり、ＮＯＲ出力は０”となり、
信号線１０４Ｅ信号は“０″となる。又、アンドゲート
１２１６の出力も“０”となる。
次のマシンサイクル３になると、マシンサイクル２でオ
アゲート１２１２のＮＯＲ出力と、アンドゲート１２１
６の出力がともに０“であったため、命全語レジスタ１
２［）１． １２［）２、ページ越えフリ・ノブフ。ツ
ブ１２０４．１２０５、ワード内アドレスレノスタ１２
０３１ｔ、すべてマシンサイクル２の内容が保持さレル
。マシンサイクル２の時と同様に、命令へが整列され信
号線］０４に出力される。フリノブフ。ツブ１２０７は
“０′にセットされ、オアゲート１２１２のＯＲ出力は
“Ｏ“にＮＯＲ出力は“コ２になり、アンドゲート１２
１６の出力は“０゛になる。従って、信号線１０４のＥ
信号は“１°になり、命令へが供給される。
アゲート１２１２のＮＯＲ出力と、アンドゲート１２１
６の出力がともに０“であったため、命全語レジスタ１
２［）１． １２［）２、ページ越えフリ・ノブフ。ツ
ブ１２０４．１２０５、ワード内アドレスレノスタ１２
０３１ｔ、すべてマシンサイクル２の内容が保持さレル
。マシンサイクル２の時と同様に、命令へが整列され信
号線］０４に出力される。フリノブフ。ツブ１２０７は
“０′にセットされ、オアゲート１２１２のＯＲ出力は
“Ｏ“にＮＯＲ出力は“コ２になり、アンドゲート１２
１６の出力は“０゛になる。従って、信号線１０４のＥ
信号は“１°になり、命令へが供給される。
第７図は、第６図と同様、ページ最後の８バイトの命令
語ワードＩと、ワードＩに後続する次のページの最初の
８バイトの命令語が、それぞれ前λ己命令語レジスタ１
２０１．１２０２にセットされ、かつ、ワードＩとワー
ド■に命令が跨っている場合の動作を示すタイムチャー
トである。
語ワードＩと、ワードＩに後続する次のページの最初の
８バイトの命令語が、それぞれ前λ己命令語レジスタ１
２０１．１２０２にセットされ、かつ、ワードＩとワー
ド■に命令が跨っている場合の動作を示すタイムチャー
トである。
マシンサイクル］で、フード内アドレスレジスタ１２０
３に、ワードＩ、Ｈに跨ったｄｉＩ令Ａのワード内アド
レスがセットされ、命令語レジスタ１２０１にページ最
後のワードＩが保持されているため、対応するベーン越
えフリップフロップ１２０４には“１゜かセットされて
いる。ワード内アドレスレジスタ１２０３と命令整列器
１２０８によって命令Ａが整列され、命令語長デコーダ
１２０９と加算器Ｉ２１０によって、命令への次命令Ｂ
のワード内アドレスが求められると同時に、加算結果が
“８”を越えるために、信号線２００２に１゛か出力さ
れる。フリップフロップ１２０４と信号線２０Ｑ２によ
り、オアゲート１２１１の出力は“］”に、］アントゲ
ー １２１３の出力も“１２になり、フリップフロップ
１２０６の否定出力は“１′であることから、アンドゲ
ート１２１５の出力も“１′に、オアゲート１２１２の
ＯＲ出力は“１” ＮＯＲ出力は“Ｏ゛になり、アン
ドゲート１２１Ｂの出力も“０゛となる。従って、信号
線１０４のＥ信号は“０“となり、信号線１４０のペー
ジ越え信号は“１”となる。
３に、ワードＩ、Ｈに跨ったｄｉＩ令Ａのワード内アド
レスがセットされ、命令語レジスタ１２０１にページ最
後のワードＩが保持されているため、対応するベーン越
えフリップフロップ１２０４には“１゜かセットされて
いる。ワード内アドレスレジスタ１２０３と命令整列器
１２０８によって命令Ａが整列され、命令語長デコーダ
１２０９と加算器Ｉ２１０によって、命令への次命令Ｂ
のワード内アドレスが求められると同時に、加算結果が
“８”を越えるために、信号線２００２に１゛か出力さ
れる。フリップフロップ１２０４と信号線２０Ｑ２によ
り、オアゲート１２１１の出力は“］”に、］アントゲ
ー １２１３の出力も“１２になり、フリップフロップ
１２０６の否定出力は“１′であることから、アンドゲ
ート１２１５の出力も“１′に、オアゲート１２１２の
ＯＲ出力は“１” ＮＯＲ出力は“Ｏ゛になり、アン
ドゲート１２１Ｂの出力も“０゛となる。従って、信号
線１０４のＥ信号は“０“となり、信号線１４０のペー
ジ越え信号は“１”となる。
次のマシンサイクル２ては、前のマシンサイクル〕でオ
アゲート１２１２のＮＯＲ出力およびアンドゲート１２
１６の出力か”０′であったため、命令語レジスタ＋２
０１．１２０２、ページ越えフリップフロラブ１２０４
． １２０５、およびワード内アドレスレジスタ１２０
３は、すべてマシンサイクル１のときの内容を保持する
。従って、マシンサイクル１と同様、命令Ａが抽出整列
され、信号線１０４に出力され、加算器１２１０は命令
Ａの次命令の命令Ｂのワード内アドレスを算出すると同
時に信号線２００２に“１”を出力する。マシンサイク
ル１と同様、オアゲー； ｊ２１１とアンドゲート１２
！３の出力はともに゛】。
アゲート１２１２のＮＯＲ出力およびアンドゲート１２
１６の出力か”０′であったため、命令語レジスタ＋２
０１．１２０２、ページ越えフリップフロラブ１２０４
． １２０５、およびワード内アドレスレジスタ１２０
３は、すべてマシンサイクル１のときの内容を保持する
。従って、マシンサイクル１と同様、命令Ａが抽出整列
され、信号線１０４に出力され、加算器１２１０は命令
Ａの次命令の命令Ｂのワード内アドレスを算出すると同
時に信号線２００２に“１”を出力する。マシンサイク
ル１と同様、オアゲー； ｊ２１１とアンドゲート１２
！３の出力はともに゛】。
となるが、フリップフロップ１２０６が°１′にセット
されているため、アンドゲート１２１５の出力は“１°
とならず、オアゲート１２１２のＯＲ出力は“０″に、
ＮＯＲ出力は１１１に、そしてアンドゲート１２１Ｂの
出力も“１”になる。信号線１０４のＥ信号は“１“と
なり、信号線１４０のページ越え信号は“０”となって
命令Ａが供給される。
されているため、アンドゲート１２１５の出力は“１°
とならず、オアゲート１２１２のＯＲ出力は“０″に、
ＮＯＲ出力は１１１に、そしてアンドゲート１２１Ｂの
出力も“１”になる。信号線１０４のＥ信号は“１“と
なり、信号線１４０のページ越え信号は“０”となって
命令Ａが供給される。
次のマシンサイクル３では、ワード内アドレスレジスタ
１２０３によって、命令Ｂが供給される。
１２０３によって、命令Ｂが供給される。
以上、第６図、第７図の動作をまとめると、命令整列回
路４１４は、ページ最後のワードを受取ると、ページ最
後のワードにあって、次ページの最初のワードに跨って
いない最後の命令を供給した後、命令の供給を１マシン
サイクルとめて、ベーン越えを出力した後、後続の命令
の供給を再開する。
路４１４は、ページ最後のワードを受取ると、ページ最
後のワードにあって、次ページの最初のワードに跨って
いない最後の命令を供給した後、命令の供給を１マシン
サイクルとめて、ベーン越えを出力した後、後続の命令
の供給を再開する。
第８図を参照すると、予測確認回路４３３は、レジスタ
１４０１．１４０２、フリップフロップ１４０３゜１４
０４、１４０５、アドレス比較器１４０６、アンドゲー
トｊ４Ｑ７． ｉ４Ｑε、排他的論理和を求めるイクス
クルーシブオアゲート１４０９、およびオアゲート１４
１０゜１４１１とから構成される。
１４０１．１４０２、フリップフロップ１４０３゜１４
０４、１４０５、アドレス比較器１４０６、アンドゲー
トｊ４Ｑ７． ｉ４Ｑε、排他的論理和を求めるイクス
クルーシブオアゲート１４０９、およびオアゲート１４
１０゜１４１１とから構成される。
レジスタ１４０１には、アドレス変換回路４３２で変換
された実際の分岐先アドレス、又は次ページの実アドレ
スが、信号線１０９を介してセットされる。レジスタ１
４０２には、分岐情報レジスタ４１８に保持される予測
された分岐先アドレス、又は次ページの最初のアドレス
が、信号線１０８を介してセットされる。
された実際の分岐先アドレス、又は次ページの実アドレ
スが、信号線１０９を介してセットされる。レジスタ１
４０２には、分岐情報レジスタ４１８に保持される予測
された分岐先アドレス、又は次ページの最初のアドレス
が、信号線１０８を介してセットされる。
プリップフロップＪ４０３には、分岐情報レジスタ４１
８に保持されるページ越えビットが、信号線１３４を介
してセットされる。フリップフ口ップ１４０５には、分
岐情報レジスタ４ユ８の保持するＶビットがセットされ
る。
８に保持されるページ越えビットが、信号線１３４を介
してセットされる。フリップフ口ップ１４０５には、分
岐情報レジスタ４ユ８の保持するＶビットがセットされ
る。
アドレス比較器１４０６は、レジスタ１４０ｊと１４０
２の内容の一致をチエツクし、不一致の場合“１”を出
力する。従って、フリップフロップ１４０４には、予測
がなされたにもかかわらず、予測アドレスと実際のアド
レスが不一致の時、“１°がセットされる。オアゲート
１４１０とアンドゲート１４０８によって、ページ越え
、又は分岐する分岐命令について予測されたが、予測さ
れたアドレスが不一致の場合が検出される。イクスクル
ーシブオアゲート１４０９によって、ページ越えや、分
岐する分岐命令でないのに予測があった場合と、逆にペ
ージ越えや分岐する分岐命令であるのに、予測がなかっ
た場合が検出される。アンドゲート１４０８の出力とイ
クスクルーシブオアゲート１４０９の出力は、合わせて
、オアゲート１４１１より、予測失敗信号として、信号
線１１２に出力される。
２の内容の一致をチエツクし、不一致の場合“１”を出
力する。従って、フリップフロップ１４０４には、予測
がなされたにもかかわらず、予測アドレスと実際のアド
レスが不一致の時、“１°がセットされる。オアゲート
１４１０とアンドゲート１４０８によって、ページ越え
、又は分岐する分岐命令について予測されたが、予測さ
れたアドレスが不一致の場合が検出される。イクスクル
ーシブオアゲート１４０９によって、ページ越えや、分
岐する分岐命令でないのに予測があった場合と、逆にペ
ージ越えや分岐する分岐命令であるのに、予測がなかっ
た場合が検出される。アンドゲート１４０８の出力とイ
クスクルーシブオアゲート１４０９の出力は、合わせて
、オアゲート１４１１より、予測失敗信号として、信号
線１１２に出力される。
第９図を参照すると、命令先取り制御回路４２４は、フ
リップフロップ１５０１、バッファゲート１５０２．
１５０３． １５０４、およびアンドゲート１５０５か
ら構成される。
リップフロップ１５０１、バッファゲート１５０２．
１５０３． １５０４、およびアンドゲート１５０５か
ら構成される。
フリップフロップ１５０１は、信号線１］２を介して与
えられる予ｆｌｐＩ失敗信号を１マシンサイクル保持す
るためのフリップフロップである。この命令先取り制御
回路４２４の出力は、アドレスレジスタ４１１の前段に
あるセレクタの選択指示信号となる。信号線１０６を介
して与えられるＢＩＴヒツト信号が“１”であれば、信
号線１０５に出力される予ｍｌされたアドレスを選択す
るよう指示し、信号線１１２の予測失敗信号が“１°で
あれば、まず信号線１１４に出力される分岐命令、又は
ページ最後の命令のアドレスを選択するよう指示し、こ
のアドレスで分岐ヒストリテーブル４１０の更新を行い
、］ママシンサイクルには、レジスタ４２３の出力であ
る信号線１１７を選択するよう指示し、上記のいづれで
もない時は、信号線１０７に出力される＋８されたアド
レスを選択するよう指示する。
えられる予ｆｌｐＩ失敗信号を１マシンサイクル保持す
るためのフリップフロップである。この命令先取り制御
回路４２４の出力は、アドレスレジスタ４１１の前段に
あるセレクタの選択指示信号となる。信号線１０６を介
して与えられるＢＩＴヒツト信号が“１”であれば、信
号線１０５に出力される予ｍｌされたアドレスを選択す
るよう指示し、信号線１１２の予測失敗信号が“１°で
あれば、まず信号線１１４に出力される分岐命令、又は
ページ最後の命令のアドレスを選択するよう指示し、こ
のアドレスで分岐ヒストリテーブル４１０の更新を行い
、］ママシンサイクルには、レジスタ４２３の出力であ
る信号線１１７を選択するよう指示し、上記のいづれで
もない時は、信号線１０７に出力される＋８されたアド
レスを選択するよう指示する。
次に、第１０図に示すような命令群を実行した場合の動
作について、第１図および第１１図のタイムチャートを
参照しつつ説明する。
作について、第１図および第１１図のタイムチャートを
参照しつつ説明する。
第１０図は、論理アドレス空間における命令の配列の一
例を示す図であって、ページ境界を跨いで命令Ａがあり
、その前後に命令ＺとＢがある。
例を示す図であって、ページ境界を跨いで命令Ａがあり
、その前後に命令ＺとＢがある。
命令Ａの前半のある８バイトワードの実アドレスは４０
９６ｎ−８であり、後半のある８バイトワードの実アド
レスは４０９６ｍとする。又、実アドレス４０９６ｍに
対応する論理アドレスは＜Ａ＞’ 、命令Ｚの論理アド
レスを＜２＞する。
９６ｎ−８であり、後半のある８バイトワードの実アド
レスは４０９６ｍとする。又、実アドレス４０９６ｍに
対応する論理アドレスは＜Ａ＞’ 、命令Ｚの論理アド
レスを＜２＞する。
第１１図を参照すると、まずマシンサイクル０において
、命令アドレスレジスタ４１１に、ページ最後の８バイ
トのアドレス４０９６ｎ−８がセットされ、このアドレ
スによって分岐ヒストリテーブル４１０が索引され、ペ
ージ越え予測情報が取出され、信号線１０６に、ＢＨＴ
ビット信号が出力される。同時に、命令アドレス加算回
路４１２によってアドレス４０９６ｎ−８に８が加えら
れ、信号線１１８にページ越え信号が出力される。
、命令アドレスレジスタ４１１に、ページ最後の８バイ
トのアドレス４０９６ｎ−８がセットされ、このアドレ
スによって分岐ヒストリテーブル４１０が索引され、ペ
ージ越え予測情報が取出され、信号線１０６に、ＢＨＴ
ビット信号が出力される。同時に、命令アドレス加算回
路４１２によってアドレス４０９６ｎ−８に８が加えら
れ、信号線１１８にページ越え信号が出力される。
次のマシンサイクル１では、分岐ヒストリテーブル４１
０より取出された予測された次ページアドレス４０９６
ｍが命令アドレスレジスタ４１１にセットされ、命令記
憶回路４０８、命令バッファ４０９、命令整列回路４１
４によって命令Ｚの供給（Ｉｃ）が行われる。
０より取出された予測された次ページアドレス４０９６
ｍが命令アドレスレジスタ４１１にセットされ、命令記
憶回路４０８、命令バッファ４０９、命令整列回路４１
４によって命令Ｚの供給（Ｉｃ）が行われる。
マシンサイクル２では、命令Ａの供給は抑止され、かわ
りにページ越え信号ρ′・信号線１４０に出力され、命
令Ｚの解読（ＩＤ）が行われる。
りにページ越え信号ρ′・信号線１４０に出力され、命
令Ｚの解読（ＩＤ）が行われる。
マシンサイクル３では、命令Ｚのオペランドアドレス生
成（ＯＡ）が行われ、命令Ａは命令整列回路４１４より
供給される。ページ越え（ｐ ｏ）に関する情報として
、ページ越え信号と、ページ最後の８バイトのアドレス
４０９６ｎ−８と、予測されたページアドレス４０９６
ｍが、分岐情報レジスタ４１６に保持される。
成（ＯＡ）が行われ、命令Ａは命令整列回路４１４より
供給される。ページ越え（ｐ ｏ）に関する情報として
、ページ越え信号と、ページ最後の８バイトのアドレス
４０９６ｎ−８と、予測されたページアドレス４０９６
ｍが、分岐情報レジスタ４１６に保持される。
次のマシンサイクル４では、命令Ｚのオペランドアドレ
スのアドレス変換（Ａ Ｔ）が行われ、命令アドレス生
成回路４３１ （！Ａ）では、命令Ｚの論理アドレス＜
２＞に命令Ｚの命令語長が加算サレ、命令Ａの論理アド
レス＜Ａ＞が求められ、サラに、７′が加算され下位３
ビツトが切捨てうして、次ページの論理アドレスくＡ〉
′が求めラレ、信号線１３０に出力される。又、後続の
命令への解読（ＩＤ）が行われる。
スのアドレス変換（Ａ Ｔ）が行われ、命令アドレス生
成回路４３１ （！Ａ）では、命令Ｚの論理アドレス＜
２＞に命令Ｚの命令語長が加算サレ、命令Ａの論理アド
レス＜Ａ＞が求められ、サラに、７′が加算され下位３
ビツトが切捨てうして、次ページの論理アドレスくＡ〉
′が求めラレ、信号線１３０に出力される。又、後続の
命令への解読（ＩＤ）が行われる。
マシンサイクル５では、命令Ｚのオペランドの読出しく
ＯＣ）が行われ、ページ越えについては、次ページ論理
アドレスくＡ〉′が、アドレス変換回路４３２で変換さ
れ、実アドレスａ′が信号線１０９に出力される。又、
命令Ａのオペランドアドレス生成（ＯＡ）が行われる。
ＯＣ）が行われ、ページ越えについては、次ページ論理
アドレスくＡ〉′が、アドレス変換回路４３２で変換さ
れ、実アドレスａ′が信号線１０９に出力される。又、
命令Ａのオペランドアドレス生成（ＯＡ）が行われる。
次のマシンサイクル６で、予測の確ｚＢ（ｐＣ）が予測
確認回路４３３で行われ、実際の次ページアドレスａ′
と、予測された次ページアドレス４０９６ｍとが比較さ
れる。一致していれば、命令Ａおよびその後続の命令は
、そのまま実行される。もし、不一致であれば、予測失
敗信号が、信号線１１２に出力され、次のマシンサイク
ル７で命令Ａ以降の命令はキャンセルされ、無効化され
分岐ヒストリテーブル４１０がａ′を予測するよう更新
（ＨＵ ）された後、アトしスａ′で命令語が取出され
、正しい命令Ａ以降の供給が再開される。
確認回路４３３で行われ、実際の次ページアドレスａ′
と、予測された次ページアドレス４０９６ｍとが比較さ
れる。一致していれば、命令Ａおよびその後続の命令は
、そのまま実行される。もし、不一致であれば、予測失
敗信号が、信号線１１２に出力され、次のマシンサイク
ル７で命令Ａ以降の命令はキャンセルされ、無効化され
分岐ヒストリテーブル４１０がａ′を予測するよう更新
（ＨＵ ）された後、アトしスａ′で命令語が取出され
、正しい命令Ａ以降の供給が再開される。
ページ最後の命令の次に、ページ越え処理、そしてその
次にページ越え予測に従った命令が実行されるので、ペ
ージ越え処理で予測の確認を行い、誤っていた時は、ペ
ージ越え処理の直後以降の命令をキャンセルすることに
なり、有効な命令をキャンセルしたり、キャンセルすべ
き命令がキャンセルされないというようなことはなく、
常に必要最小限の命令のみがキャンセルされる。
次にページ越え予測に従った命令が実行されるので、ペ
ージ越え処理で予測の確認を行い、誤っていた時は、ペ
ージ越え処理の直後以降の命令をキャンセルすることに
なり、有効な命令をキャンセルしたり、キャンセルすべ
き命令がキャンセルされないというようなことはなく、
常に必要最小限の命令のみがキャンセルされる。
さてこの場合、ページ越え予測が的中して成功すれば、
ページ越えの処理に要する時間は１マシンサイクルであ
り ７Ｚ 測情報が分岐ヒストリテーブルに登録されて
いない、あるいは登録されていても誤っていた場合には
、６マシンサイクルを要する。通常の的中率は約９０％
であることが経験的に知られているので、ページ越え処
理に要する時間は、平均的に、 ＩＸｏ、９＋６Ｘ０．１−１．５ となり、１．５マシンサイクルである。
ページ越えの処理に要する時間は１マシンサイクルであ
り ７Ｚ 測情報が分岐ヒストリテーブルに登録されて
いない、あるいは登録されていても誤っていた場合には
、６マシンサイクルを要する。通常の的中率は約９０％
であることが経験的に知られているので、ページ越え処
理に要する時間は、平均的に、 ＩＸｏ、９＋６Ｘ０．１−１．５ となり、１．５マシンサイクルである。
尚、本発明を適用しない特開昭５９−９１５５０号公報
では、ページ越え処理に（ＩＣ）、 （ＩＤ）。
では、ページ越え処理に（ＩＣ）、 （ＩＤ）。
ＩＡ、ＡＴの４マシンサイクルを要しているので、本発
明により２．５マシンサイクルの２速化を実現できる。
明により２．５マシンサイクルの２速化を実現できる。
第１２図は本発明の第２の実施例による命令先取り装置
の構成を示すブロック図である。
の構成を示すブロック図である。
第２の実施例による命令先取り装置は、第１図に示され
た第１の実施例による命令先取り装置の命令解読回路４
０３、命令整列回路４１４が、それぞれ命令解読回路４
３８、命令整列回路４３７に変形され、さらにページ越
え制御回路４３６が付加されている点を除いて、第１図
に示されたものと同様の構成を有する。以下、第１の実
施例と同一の機能を有するものは同一参照符号を付し、
それらの説明を省略する。
た第１の実施例による命令先取り装置の命令解読回路４
０３、命令整列回路４１４が、それぞれ命令解読回路４
３８、命令整列回路４３７に変形され、さらにページ越
え制御回路４３６が付加されている点を除いて、第１図
に示されたものと同様の構成を有する。以下、第１の実
施例と同一の機能を有するものは同一参照符号を付し、
それらの説明を省略する。
命令整列回路４３７は、命令バッファ４０９が空であれ
ば信号線１０２と１１８の情報を、又、命令バッファ４
０９が空でなければ、命令バッファ４０９の情報を選択
し、命令語を抽出して信号線１０４を介して命令解読回
路４３８に命令を供給すると同時に、ページ越え信号を
信号線１４０に出力する回路である。
ば信号線１０２と１１８の情報を、又、命令バッファ４
０９が空でなければ、命令バッファ４０９の情報を選択
し、命令語を抽出して信号線１０４を介して命令解読回
路４３８に命令を供給すると同時に、ページ越え信号を
信号線１４０に出力する回路である。
分岐情報レジスタ４１６は、分岐情報切換回路４１５の
出力を第１３図（ａ）に示す形式で、命令解読ステージ
に対応して保持する。
出力を第１３図（ａ）に示す形式で、命令解読ステージ
に対応して保持する。
分岐情報ｌ／ジスタ＠ １７ ＊ ’＋ Ｘ ８は、第
１３図（ｂ）に示す形式で、分岐情報と、ページ越え制
御回路４３６より信号線１４２を介して出力されるペー
ジ越え信号と命令解読回路４３８より信号線１３９を介
して出力される命令語長とを、それぞれオペランドアド
レス生成、アドレス変換の各ステージに対応して保持す
る。
１３図（ｂ）に示す形式で、分岐情報と、ページ越え制
御回路４３６より信号線１４２を介して出力されるペー
ジ越え信号と命令解読回路４３８より信号線１３９を介
して出力される命令語長とを、それぞれオペランドアド
レス生成、アドレス変換の各ステージに対応して保持す
る。
ページ越え制御回路４３６は、命令整列回路４３７より
信号線１４０を介して出力されるページ越え信号を命令
解読回路４３８より信号線１４１を介して与えられるア
ドレス変換命令信号によって制御し、ｔＳＳ綿線１４２
ページ越え信号として出力する回路である。
信号線１４０を介して出力されるページ越え信号を命令
解読回路４３８より信号線１４１を介して与えられるア
ドレス変換命令信号によって制御し、ｔＳＳ綿線１４２
ページ越え信号として出力する回路である。
第１４図を参照すると、命令整列回路４３７は、それぞ
れ８バイトの命令語を保持する命令語レジスタ１６０１
．１６０２、整タリすべき命令のアドレスの下位３ビツ
トのみを保持するワード内アドレスレジスタ１６０３、
ページ越え信号を保持するページ越えフリップフロップ
１６０４ １６０５、ワード内アドレスレジスタ１６０
３の指示により命令語レジスタ１６０１１６０２より命
令を抽出する命令整列器１６０６、命令整列器１６０６
と同様に命令を抽出してその命令コードのみを出力する
命令コード整列器１６０７．１６０８、命令コード整列
器１８０７．１６０８の出力する命令コードを解読して
、その命令語長を出力する命令語長デコーダ１６０９．
ＩＢＩＱ、ワード内アドレスレジスタ１６０３の出力
と命令語長デコーダ】６０９の出力とを加算する加算器
１６１１、加算器１６１１の出力と命令語長デコーダ１
６１０の出力とを加算する加算器１６１２、アンドゲー
ト１８１３．１６１４．１６１５、およびオアゲート１
６ｉ６ １６１７とから構成され、整列された命令は、
信号線１０４に、ページ越え信号は信号線１４０にそれ
ぞれ出力される。
れ８バイトの命令語を保持する命令語レジスタ１６０１
．１６０２、整タリすべき命令のアドレスの下位３ビツ
トのみを保持するワード内アドレスレジスタ１６０３、
ページ越え信号を保持するページ越えフリップフロップ
１６０４ １６０５、ワード内アドレスレジスタ１６０
３の指示により命令語レジスタ１６０１１６０２より命
令を抽出する命令整列器１６０６、命令整列器１６０６
と同様に命令を抽出してその命令コードのみを出力する
命令コード整列器１６０７．１６０８、命令コード整列
器１８０７．１６０８の出力する命令コードを解読して
、その命令語長を出力する命令語長デコーダ１６０９．
ＩＢＩＱ、ワード内アドレスレジスタ１６０３の出力
と命令語長デコーダ】６０９の出力とを加算する加算器
１６１１、加算器１６１１の出力と命令語長デコーダ１
６１０の出力とを加算する加算器１６１２、アンドゲー
ト１８１３．１６１４．１６１５、およびオアゲート１
６ｉ６ １６１７とから構成され、整列された命令は、
信号線１０４に、ページ越え信号は信号線１４０にそれ
ぞれ出力される。
命令整列回路４３７は、第１４図に示す他に分岐予測が
働いた時の制御回路も含まれるが、・本発明には直接関
係しないので説明の都合上、省略しである。
働いた時の制御回路も含まれるが、・本発明には直接関
係しないので説明の都合上、省略しである。
命令語レジスタ１８０１．１６０２は、通常連続した１
６バイトの命令語を保持し、その内容はレジスタ１６０
２から１６０１へと８バイトづつシフトされつつセット
される。
６バイトの命令語を保持し、その内容はレジスタ１６０
２から１６０１へと８バイトづつシフトされつつセット
される。
命令語レジスタ１６０１は、その保持する命令語が命令
整列器１６０６で全て抽出され、未抽出の命令語が１バ
イトもない空の時にセットされ、そのセットは命令バッ
ファ４０９が空であれば命令記憶回路４０８の出力であ
る信号線１０２から、そうでない時は、命令語レジスタ
１６０２からなされる。又、命令語レジスタ１６０２は
、命令バッファ４０９が空の時、命令記憶回路４０８の
出力である信号線１０２から、そうでない時は、命令バ
ッファ４０９の出力である信号線〕０３からセットされ
る。
整列器１６０６で全て抽出され、未抽出の命令語が１バ
イトもない空の時にセットされ、そのセットは命令バッ
ファ４０９が空であれば命令記憶回路４０８の出力であ
る信号線１０２から、そうでない時は、命令語レジスタ
１６０２からなされる。又、命令語レジスタ１６０２は
、命令バッファ４０９が空の時、命令記憶回路４０８の
出力である信号線１０２から、そうでない時は、命令バ
ッファ４０９の出力である信号線〕０３からセットされ
る。
ページ越えフリップフロップ１６０４．１６０５は、そ
れぞれ命令語レジスタ１８０１． Ｉｎ２に対応してお
り、対応する命令語レジスタの保持する命令語がページ
最後の８バイトの命令語である時、°１”を出力して表
示する。ページ越えフリップフロップ１６０４は、対応
する命令語レジスタ１６０１が信号線１０２からセット
される時は、命令アドレス加算回路４１２より信号線１
１８を介して与えられるページ越え信号をセットし、命
令語レジスタ１６０１が命令語レジスタＩＣ０２よりセ
ットされる時は、ページ越えフリップフロップ１６０５
よりセットされる。
れぞれ命令語レジスタ１８０１． Ｉｎ２に対応してお
り、対応する命令語レジスタの保持する命令語がページ
最後の８バイトの命令語である時、°１”を出力して表
示する。ページ越えフリップフロップ１６０４は、対応
する命令語レジスタ１６０１が信号線１０２からセット
される時は、命令アドレス加算回路４１２より信号線１
１８を介して与えられるページ越え信号をセットし、命
令語レジスタ１６０１が命令語レジスタＩＣ０２よりセ
ットされる時は、ページ越えフリップフロップ１６０５
よりセットされる。
同様に、ページ越えフリップフロップ１６０５は、対応
する命令語レジスタ１６０２が信号線１０２からセット
される時は信号線１１８からセットされ、命令語レジス
タ１８０２が信号線１０３からセットされる時は命令バ
ッファ４０９の出力であるページ越え信号線１２３から
セットされる。
する命令語レジスタ１６０２が信号線１０２からセット
される時は信号線１１８からセットされ、命令語レジス
タ１８０２が信号線１０３からセットされる時は命令バ
ッファ４０９の出力であるページ越え信号線１２３から
セットされる。
本実施例の命令先取り装置で扱う命令語長は、２．４，
６．８バイトの４種類であり、命令アドレスは必ず偶数
なので、８バイトの命令語の中に命令の先頭の存在する
可能性があるのは左から数えてバイト０，２，４．６の
４ケ所である。命令コードは］バイトであり、命令の先
頭にあるので、命令コードを取出すには、命令語レジス
タのバイト０，２，４．６をワード内アドレスレジスタ
の出力する値の上位２ビツト（命令アドレスは偶数なの
で下位１ビツトは常に０）の指示で選択することになる
。
６．８バイトの４種類であり、命令アドレスは必ず偶数
なので、８バイトの命令語の中に命令の先頭の存在する
可能性があるのは左から数えてバイト０，２，４．６の
４ケ所である。命令コードは］バイトであり、命令の先
頭にあるので、命令コードを取出すには、命令語レジス
タのバイト０，２，４．６をワード内アドレスレジスタ
の出力する値の上位２ビツト（命令アドレスは偶数なの
で下位１ビツトは常に０）の指示で選択することになる
。
命令コード整列器１６０７は、上記動作を行う回路であ
り、その出力は命令整列器１６０６の出力のバイトＯと
等しい。
り、その出力は命令整列器１６０６の出力のバイトＯと
等しい。
命令語長デコーダ１６０９は、命令コード整列器１６０
７の出力を解読するので、その出力は、現在整列してい
る命令の命令語長である。従って、命令語長デコーダ１
６０９の出力とワード内アドレスレジスタ１６０３の出
力を加算する加算器１６１１の出力は、次に整列すべき
命令のアドレスの下位ビットとなり、その下位３ビツト
はワード内アドレスレジスタ１６０３へ導かれる。
７の出力を解読するので、その出力は、現在整列してい
る命令の命令語長である。従って、命令語長デコーダ１
６０９の出力とワード内アドレスレジスタ１６０３の出
力を加算する加算器１６１１の出力は、次に整列すべき
命令のアドレスの下位ビットとなり、その下位３ビツト
はワード内アドレスレジスタ１６０３へ導かれる。
加算器１８１１は加算結果が８と等しいか、８より大き
いかを信号線２１０１および２１０２にそれぞれ出力す
る。信号線２］０１．、２１０２は、オアゲート１６１
７て論理和かとられ、命令語レジスタ１６０１．１６０
２、およびページ越えフリップフロップ１６０３． １
６０４のセット信号となる。
いかを信号線２１０１および２１０２にそれぞれ出力す
る。信号線２］０１．、２１０２は、オアゲート１６１
７て論理和かとられ、命令語レジスタ１６０１．１６０
２、およびページ越えフリップフロップ１６０３． １
６０４のセット信号となる。
従って、次に整列すべき命令のワード内アドレスが８以
上となると、命令語レジスタ１６ｏ１には、命令語レジ
スタ１６０２の内容がセットされる。
上となると、命令語レジスタ１６ｏ１には、命令語レジ
スタ１６０２の内容がセットされる。
加算器１６１１の出力４ビツトは、さらに命令コート整
列器１８０８と加算器１６１２へ接続されている。
列器１８０８と加算器１６１２へ接続されている。
命令コード整列器１６０８は、命令語レジスタ１６０１
１６０２を合わせた１６バイトの命令語により加算器１
６１１の出力によって命令コードを取出す回路であり、
その出力は、命令語長デコーダ１Ｂ１０へ接続される。
１６０２を合わせた１６バイトの命令語により加算器１
６１１の出力によって命令コードを取出す回路であり、
その出力は、命令語長デコーダ１Ｂ１０へ接続される。
従って、命令語長デコーダ１６１ｏの出力は、次に整列
すべき命令の命令語長であって、それは加算５１６１２
で加算器１８１１の出力と加算され、次の次に整列すべ
き命令のアドレスの下位ビットの算出に使用される。
すべき命令の命令語長であって、それは加算５１６１２
で加算器１８１１の出力と加算され、次の次に整列すべ
き命令のアドレスの下位ビットの算出に使用される。
加算器１６１２ノ出力は、信号線２１０３．２１０４テ
あって、それぞれ、加算結果か８より大きいか、］６よ
り大きいかを表示する。
あって、それぞれ、加算結果か８より大きいか、］６よ
り大きいかを表示する。
第１５図は、第１４図の命令整列回路４３７の動作の原
理を説明する図であり、命令語レジスタ１６０１、１６
０２の１６バイトの命令語の中に含まれる命令の長さと
位置の関係を示している。縦に長い太線はページ境界を
示しており、従って、縦線のすぐ左の命令語レジスタに
対応するページ越えフリップフロップは“１”である。
理を説明する図であり、命令語レジスタ１６０１、１６
０２の１６バイトの命令語の中に含まれる命令の長さと
位置の関係を示している。縦に長い太線はページ境界を
示しており、従って、縦線のすぐ左の命令語レジスタに
対応するページ越えフリップフロップは“１”である。
１６バイトの命令語のうち、ページ最後の命令が、太線
で囲まれている。太線の中の数字はそのページ最後の命
令の命令語長であり、さらにページ最後の命令の右側に
ある数字は、ページ最後の命令の直後の命令の命令語長
を示している。
で囲まれている。太線の中の数字はそのページ最後の命
令の命令語長であり、さらにページ最後の命令の右側に
ある数字は、ページ最後の命令の直後の命令の命令語長
を示している。
例えば、第１５図（ａ）を参照すると、命令語レジスタ
ｌ６０２がページ最後の８バイトの命令語であり、１６
バイトの命令語のうちバイト６から始まる８バイトの命
令は、その直後の命令が４．６゜８バイト長の命令であ
れば、ページ最後の命令であることを示している。第６
図（ｇ） 、（ｈ） 、（＋） 、（Ｄ３つ については、直後の命令の命令語長についての条件はな
い。
ｌ６０２がページ最後の８バイトの命令語であり、１６
バイトの命令語のうちバイト６から始まる８バイトの命
令は、その直後の命令が４．６゜８バイト長の命令であ
れば、ページ最後の命令であることを示している。第６
図（ｇ） 、（ｈ） 、（＋） 、（Ｄ３つ については、直後の命令の命令語長についての条件はな
い。
第１５図を参照すると、これから整列すべき命令がペー
ジ最後の命令である条件は、（ａ）から（ｒ）について
は、ページ越えフリップフロップ１６０５（Ｐ Ｌ）が
“１°であってこれから整列すべき命令のワード内アド
レス（ＷＡ）整列すべき命令の６令３長ｆｌ（ＷＡ）の
和が８より大きくて、かつ、整列すべき命令の次の命令
の命令語長ｆ Ｉ （ＷＡ＋ ｆ Ｔ （ＷＡ） ）
と、整列すべき命令のワード内アドレス（ＷＡ）と整列
すべき命令の命令語長ｆ Ｉ （ＷＡ）の和が１６よ
り大きい場合であることを示している。ここで、ｆｌ（
ｘ）は、１６バイトのうち、バイトＸにある命令語長を
意味するとする。
ジ最後の命令である条件は、（ａ）から（ｒ）について
は、ページ越えフリップフロップ１６０５（Ｐ Ｌ）が
“１°であってこれから整列すべき命令のワード内アド
レス（ＷＡ）整列すべき命令の６令３長ｆｌ（ＷＡ）の
和が８より大きくて、かつ、整列すべき命令の次の命令
の命令語長ｆ Ｉ （ＷＡ＋ ｆ Ｔ （ＷＡ） ）
と、整列すべき命令のワード内アドレス（ＷＡ）と整列
すべき命令の命令語長ｆ Ｉ （ＷＡ）の和が１６よ
り大きい場合であることを示している。ここで、ｆｌ（
ｘ）は、１６バイトのうち、バイトＸにある命令語長を
意味するとする。
同様に、（ｇ）から（ｉ）については、ページ越えフリ
ップフロップ１８０４ （Ｐ ＩＪ ）が“１′であっ
て、整列すべき命令のワード内アドレス（ＷＡ）と整列
すべき命令の命令語長の和が８に等しい場合であること
を示しており、（ｋ）から（ｐ）については、ページ越
えフリップフロップｌ［１０４（ＰＵ）が“１゜であっ
て、整列すべき命令のワード内アドレス（ＷＡ）と、整
列すべき命令の命令語長ｆ Ｉ （ＷＡ）と、次に整列
すべき命令の命令語長ｆ Ｉ （ＷＡ＋ ｆ Ｉ
（ＷＡ） ）との和が８より大きい場合であることを示
している。
ップフロップ１８０４ （Ｐ ＩＪ ）が“１′であっ
て、整列すべき命令のワード内アドレス（ＷＡ）と整列
すべき命令の命令語長の和が８に等しい場合であること
を示しており、（ｋ）から（ｐ）については、ページ越
えフリップフロップｌ［１０４（ＰＵ）が“１゜であっ
て、整列すべき命令のワード内アドレス（ＷＡ）と、整
列すべき命令の命令語長ｆ Ｉ （ＷＡ）と、次に整列
すべき命令の命令語長ｆ Ｉ （ＷＡ＋ ｆ Ｉ
（ＷＡ） ）との和が８より大きい場合であることを示
している。
第１４図にもどると、アンドゲート１Ｂ１３．１６＋４
゜ｌ６１５とオアゲート１６１６は、上記３つの条件の
論理をとっている回路であり、ページ最後の命令が整列
され、信号線１０４に出力される時、同時にページ越え
信号が信号線１４０に出力される。
゜ｌ６１５とオアゲート１６１６は、上記３つの条件の
論理をとっている回路であり、ページ最後の命令が整列
され、信号線１０４に出力される時、同時にページ越え
信号が信号線１４０に出力される。
第１６図を参照すると、ページ越え制御回路４３６は、
フリップフロップ１７０１．１７０２、バッファゲート
１７０３、アンドゲート１７０４．１７０５、オアゲ−
） １７０［ｉとから構成される。
フリップフロップ１７０１．１７０２、バッファゲート
１７０３、アンドゲート１７０４．１７０５、オアゲ−
） １７０［ｉとから構成される。
ページ越え制御回路４３６は、信号線１４０を介して命
令整列回路４３７より与えられるページ越え信号をフリ
ップフロップ１７０１で１マシンサイクル保持した後、
命令解読回路４３８より信号線１４１を介して与えられ
るアドレス変換命令信号との論理をとって、信号線１４
２にページ越え信号を出力する。信号線コ４１のアドレ
ス変換信号は、命令解読回路４３８で解読した命令がア
ドレス変換を行う命令の時、“１”が出力される。
令整列回路４３７より与えられるページ越え信号をフリ
ップフロップ１７０１で１マシンサイクル保持した後、
命令解読回路４３８より信号線１４１を介して与えられ
るアドレス変換命令信号との論理をとって、信号線１４
２にページ越え信号を出力する。信号線コ４１のアドレ
ス変換信号は、命令解読回路４３８で解読した命令がア
ドレス変換を行う命令の時、“１”が出力される。
ここでいうアドレス変換とは、オペランドの読み書きの
ためのアドレス変換や、分岐命令の分岐先のアドレス変
換をさし、通常の命令の先取りについてはアドレス変換
を行わないので、含まれない。
ためのアドレス変換や、分岐命令の分岐先のアドレス変
換をさし、通常の命令の先取りについてはアドレス変換
を行わないので、含まれない。
さて、バッフアゲ−１−１７０３、アンドゲートＩ ７
０４゜ｌ７０５、フリップフロップ１７０２およびオア
ゲートｌ７０６によって、解読した命令がアドレス変換
を行う命令である時は、ページ越え信号を１マシンサイ
クルおくらせて出力し、アドレス変換を行わない命令の
時は、すぐ出力する。
０４゜ｌ７０５、フリップフロップ１７０２およびオア
ゲートｌ７０６によって、解読した命令がアドレス変換
を行う命令である時は、ページ越え信号を１マシンサイ
クルおくらせて出力し、アドレス変換を行わない命令の
時は、すぐ出力する。
ページ越え信号が１７シンサイクル保留された時は、信
号線〕４２のページ越え信号と同時に、信号線１４３に
命令供給抑止信号が１マシンサイクル出力される。
号線〕４２のページ越え信号と同時に、信号線１４３に
命令供給抑止信号が１マシンサイクル出力される。
命令供給抑止信号は命令解読回路４３８へ送られ、ペー
ジ最後の命令の次の命令の供給を１サイクルおくらせる
のに使用される。
ジ最後の命令の次の命令の供給を１サイクルおくらせる
のに使用される。
従って、ページ最後の命令がアドレス変換を行わない命
令の時は、ページ最後の命令のオペランドアドレス生成
ステージへの命令の供給と、ページ越え信号の供給は同
時に行イつれ、アドレス変換を行う命令の時は、ページ
最後の命令を供給した直後に１マシンサイクル命令の供
給を抑止して、ページ越え信号を供給して、その後でペ
ージ最後の命令の次の命令を供給する。
令の時は、ページ最後の命令のオペランドアドレス生成
ステージへの命令の供給と、ページ越え信号の供給は同
時に行イつれ、アドレス変換を行う命令の時は、ページ
最後の命令を供給した直後に１マシンサイクル命令の供
給を抑止して、ページ越え信号を供給して、その後でペ
ージ最後の命令の次の命令を供給する。
次に第１０図に示すような命令群を実行した場合の動作
について、第１２図および第１７図、第１８図のタイム
チャートを参照しつつ説明する。
について、第１２図および第１７図、第１８図のタイム
チャートを参照しつつ説明する。
第″、７図を参照すると、まずマシンサイクル０におい
て、命令アドレスレジスタ４１１に、ページ最後の８バ
イトのアドレス４０９６ｎ−８がセットされ、このアド
レスによって分岐ヒストリテーブル４〕０が索引され、
ページ越え予１］情報が取出され、信号線１０６に、Ｂ
ＨＴヒツト信号が出力される。同時に、命令アドレス加
算回路４１２によってアドレス４０９６ｎ−８に８が加
えられ、信号線１１８にページ越え信号が出力される。
て、命令アドレスレジスタ４１１に、ページ最後の８バ
イトのアドレス４０９６ｎ−８がセットされ、このアド
レスによって分岐ヒストリテーブル４〕０が索引され、
ページ越え予１］情報が取出され、信号線１０６に、Ｂ
ＨＴヒツト信号が出力される。同時に、命令アドレス加
算回路４１２によってアドレス４０９６ｎ−８に８が加
えられ、信号線１１８にページ越え信号が出力される。
次のマシンサイクル１では、分岐ヒストリテーブル４１
０より取出された予測された次ページアドレス４０９６
ｍが命令アドレスレジスタ４１１にセットされ、命令記
憶回路４０８、命令バッファ４０９、命令整列回路４３
７によってアドレス変換を行わない命令Ｚの供給（ＩＣ
）が行われる。
０より取出された予測された次ページアドレス４０９６
ｍが命令アドレスレジスタ４１１にセットされ、命令記
憶回路４０８、命令バッファ４０９、命令整列回路４３
７によってアドレス変換を行わない命令Ｚの供給（ＩＣ
）が行われる。
同時に、命令Ｚがページ最後の命令であるため、信号線
１４０にページ越え信号が出力される。
１４０にページ越え信号が出力される。
マシンサイクル２では命令Ａの供給（ＩＣ）が行われ、
命令Ｚは命令の解読（Ｉ Ｄ）が行われる。
命令Ｚは命令の解読（Ｉ Ｄ）が行われる。
命令Ｚはアドレス変換を行わない命令であるため、信号
線１４１のアドレス変換信号には“０”が出力され、信
号線１４２のページ越え信号が出力される。
線１４１のアドレス変換信号には“０”が出力され、信
号線１４２のページ越え信号が出力される。
マシンサイクル３では、命令Ｚのオペランドアドレス生
成（ＯＡ）が行われ、同時に命令アドレス生成回路４３
１で命令Ｚの論理アドレス＜２＞に命令Ｚの命令語長が
加算され、命令Ａの論理アドレス＜Ａ＞か求められ、さ
らに７′″が加算され、その下位３ビツトが切捨てられ
て次ページの論理アドレスくＡ〉′が求められ、信号線
１３０に出力される。又、後続の命令Ａの解読（ＩＤ）
が行われる。
成（ＯＡ）が行われ、同時に命令アドレス生成回路４３
１で命令Ｚの論理アドレス＜２＞に命令Ｚの命令語長が
加算され、命令Ａの論理アドレス＜Ａ＞か求められ、さ
らに７′″が加算され、その下位３ビツトが切捨てられ
て次ページの論理アドレスくＡ〉′が求められ、信号線
１３０に出力される。又、後続の命令Ａの解読（ＩＤ）
が行われる。
次のマシンサイクル４では、命令Ｚのアドレス変換（Ａ
Ｔ）が行われるはずであるが、命令Ｚはアドレス変換を
行わない命令であるため、実際には何も行われない。か
わりに、ページ越え処理（ＰＯ）として、次ページ論理
アドレスがアドレス変換され、実アドレスａ′が信号線
１０９に出力される。又、命令Ａのオペランドアドレス
生成（ＯＡ）が行われる。
Ｔ）が行われるはずであるが、命令Ｚはアドレス変換を
行わない命令であるため、実際には何も行われない。か
わりに、ページ越え処理（ＰＯ）として、次ページ論理
アドレスがアドレス変換され、実アドレスａ′が信号線
１０９に出力される。又、命令Ａのオペランドアドレス
生成（ＯＡ）が行われる。
マシンサイクル５では、予測の確認（Ｐ Ｃ）が予測確
認回路４３３で行われ、実際の次ページアドレスａ′
と予測された左ページアドレス４０９６ｍとが比較され
る。一致していれば、命令Ａおよびその後続の命令はそ
のまま実行される。
認回路４３３で行われ、実際の次ページアドレスａ′
と予測された左ページアドレス４０９６ｍとが比較され
る。一致していれば、命令Ａおよびその後続の命令はそ
のまま実行される。
もし、不一致であれば、予δＦＪ失敗信号が信号線１１
２に出力され、次のマシンサイクル６て命令Ａ以降の命
令はキャンセルされ、無効化され、分岐ヒストリテーブ
ル４コ０がａ′を正しく予ｆｌＦ＋するよう更新（ＨＵ
）され、アドレスａ′で命令語カ取り出され、正しい命
令Ａ以降の供給が再開される。
２に出力され、次のマシンサイクル６て命令Ａ以降の命
令はキャンセルされ、無効化され、分岐ヒストリテーブ
ル４コ０がａ′を正しく予ｆｌＦ＋するよう更新（ＨＵ
）され、アドレスａ′で命令語カ取り出され、正しい命
令Ａ以降の供給が再開される。
この場合、ページ越えの予測が的中して成功すれば、ペ
ージ越え処理に要するマシンサイクルは０であり、予Ｉ
Ｉ情報が分岐ヒストリテーブル登録されていない、ある
いは登録されていても、誤っていた場合は５マシンサイ
クルを要する。
ージ越え処理に要するマシンサイクルは０であり、予Ｉ
Ｉ情報が分岐ヒストリテーブル登録されていない、ある
いは登録されていても、誤っていた場合は５マシンサイ
クルを要する。
第１８図を参照すると、第１７図と同様のタイムチャー
トが示しである。第１７図との違いは、ページ最後の命
令Ｚがアドレス変換を行う命令であることである。その
ため、マシンサイクル２で命令Ｚの解読＜ＩＤ）が行わ
れると、アドレス変換命令信号が命令解読回路４３８か
ら信号線１４１に出力される。このため、命令Ｚは次の
マシンサイクル３てオペランドアドレス生成（ＯＡ）が
行われ、マシンサイクル４ではオペランドのアドレス変
ｍ （ＡＴ）が行われるが、後続の命令Ａは］マシンサ
イクル抑止され、マシンサイクル３４て命令のＶ（読（
ＩＤ）が行われ、マシンサイクル６でベランドのアドレ
ス変換（ＡＴ）が行われる。そのかわり、マシンサイク
ル４ては、命令アドレス生成回路４３１によって次ペー
ジ論理アドレスくＡ〉′が求められ、信号線１３０に出
力され、次のマシンサイクル５でアドレス変換（ＡＴ）
され、実アドレスａ′が信号線１０９に出力される。
トが示しである。第１７図との違いは、ページ最後の命
令Ｚがアドレス変換を行う命令であることである。その
ため、マシンサイクル２で命令Ｚの解読＜ＩＤ）が行わ
れると、アドレス変換命令信号が命令解読回路４３８か
ら信号線１４１に出力される。このため、命令Ｚは次の
マシンサイクル３てオペランドアドレス生成（ＯＡ）が
行われ、マシンサイクル４ではオペランドのアドレス変
ｍ （ＡＴ）が行われるが、後続の命令Ａは］マシンサ
イクル抑止され、マシンサイクル３４て命令のＶ（読（
ＩＤ）が行われ、マシンサイクル６でベランドのアドレ
ス変換（ＡＴ）が行われる。そのかわり、マシンサイク
ル４ては、命令アドレス生成回路４３１によって次ペー
ジ論理アドレスくＡ〉′が求められ、信号線１３０に出
力され、次のマシンサイクル５でアドレス変換（ＡＴ）
され、実アドレスａ′が信号線１０９に出力される。
マシンサイクル６では、命令Ｚの演Ｗ （ＥＸ）が行わ
れ、ページ越えの予測の確認が行われる。
れ、ページ越えの予測の確認が行われる。
予測が正しければ、命令Ａおよびその後続の命令はその
まま実行され、正しくなければ、次のマシンサイクル７
で命令Ａ以降の命令はキャンセルされ、分岐ヒストリテ
ーブル４１０の更新（ＨＵ）が行われたのち、正しいア
ドレスａ′で命令語が取出され、正しい命令の供給が再
開される。この場合、予測が的中すればページ越え処理
は、１マシンサイクル、失敗すれば６マシンサイクルを
要することになる。
まま実行され、正しくなければ、次のマシンサイクル７
で命令Ａ以降の命令はキャンセルされ、分岐ヒストリテ
ーブル４１０の更新（ＨＵ）が行われたのち、正しいア
ドレスａ′で命令語が取出され、正しい命令の供給が再
開される。この場合、予測が的中すればページ越え処理
は、１マシンサイクル、失敗すれば６マシンサイクルを
要することになる。
ページ最後の命令がアドレス変換をしない第１７図の場
合でも、アドレス変換をする第１８図の場合でも、ペー
ジ越えの予測に従った命令は、ページ越えの処理の直後
に処理されるので、ページ越え処理で予測の確認を行い
、誤っていた時、ページ越え処理の直後以降の命令をキ
ャンセルすることになり、有効な命令がキャンセルされ
たり、キャンセルすべき命令がキャンセルされないとい
うようなことはなく、常に必要最小限の命令のみがキャ
ンセルされる。
合でも、アドレス変換をする第１８図の場合でも、ペー
ジ越えの予測に従った命令は、ページ越えの処理の直後
に処理されるので、ページ越え処理で予測の確認を行い
、誤っていた時、ページ越え処理の直後以降の命令をキ
ャンセルすることになり、有効な命令がキャンセルされ
たり、キャンセルすべき命令がキャンセルされないとい
うようなことはなく、常に必要最小限の命令のみがキャ
ンセルされる。
予測の的中率、およびアドレス変換を行わない命令の出
現率は、経験的にそれぞれ９０％、２５％程度であるこ
とが知られている。従って、本実施例によるページ越え
処理に要する時間は、平均的に、 （ＯＸ Ｏ，９＋ ５Ｘ Ｏ，１） Ｘ Ｏ，２５＋
（ＬＸ Ｏ，９＋ ６ Ｘ Ｏ，１）Ｘ Ｏ，７５−
１，２５となり１．２５マシンサイクルである。
現率は、経験的にそれぞれ９０％、２５％程度であるこ
とが知られている。従って、本実施例によるページ越え
処理に要する時間は、平均的に、 （ＯＸ Ｏ，９＋ ５Ｘ Ｏ，１） Ｘ Ｏ，２５＋
（ＬＸ Ｏ，９＋ ６ Ｘ Ｏ，１）Ｘ Ｏ，７５−
１，２５となり１．２５マシンサイクルである。
本発明を適用しない特開昭５９−９１５５０号公報では
、ページ越え処理に（ＩＣ）、（ＩＤ）。
、ページ越え処理に（ＩＣ）、（ＩＤ）。
ＩＡ、ＡＴのマシンサイクルを要しているの・で、本発
明により２．７５マシンサイクルの高速化を実現できる
。
明により２．７５マシンサイクルの高速化を実現できる
。
［発明の効果］
以上説明したように本発明は、ページ越えについての情
報を分岐ヒストリテーブルに登録し、その情報によって
命令の先取りを行うことによって、ページ越え処理の高
速化を実現できるという効果がある。
報を分岐ヒストリテーブルに登録し、その情報によって
命令の先取りを行うことによって、ページ越え処理の高
速化を実現できるという効果がある。
第１図は本発明の第１の実施例による命令先取り装置の
構成を示すブロック図、第２図は第１図中の分岐ヒスト
リテーブル、分岐情報バッファ、分岐情報レジスタの格
納形式を示す図、第３図は第１図の命令アドレス加算回
路４１２の詳細な構成を示すブロック図、第４図は第１
図の命令アドレス生成回路４３１の詳細な構成を示すブ
ロック図、第５図は第１図の命令整列回路４１４の詳細
な構成を示すブロック図、第６図及び第７図は命令整列
回路４］４の動作を説明するだめのタイムチャート、第
８図は第１図の予測ｉｆ認四回路３３の詳細な構成を示
すブロック図、第９図は第１図の命令先取り制御回路４
２４の詳細な構成を示すブロック図、第１０図は命令の
配列の一例を示す図、第１１図は第１０図の命令を実行
した時の第１の実施例の動作を説明するためのタイムチ
ャート、 第１２図は本発明の第２の実施例による命令先取り装置
の構成を示すブロック図、第１３図は第１２図中の分岐
ヒストリテーブル、分岐情報バッファ、分岐情報レジス
タの格納形式を示す図、第１４図は第１２図の命令整列
回路４３７の詳細な構成を示すブロック図、第１５図は
命令整列回路４゛３７の動作の原理を説明する図、第１
６図は第１２図のページ越え制御回路４３６の詳細な構
成を示す図、第１７図、第１８図は第１０図の命令を実
行した時の第２の実施例の動作を説明するためのタイム
チャートである。 ４０３・命令解読回路、４０４ オペランドアドレス生
成回路、４０６・オペランド読出し回路、４０７・・命
令実行回路、４０８・命令記憶回路、４０９・−命令バ
ッファ、４１０・・分岐ヒストリテーブル、４］〕・・
・命令アドレスレジスタ、４１２命令アドレス加算回路
、４１３・・分岐情報バッファ、４］４・・命令整列回
路、４コ５・・・分岐情報切替回路、４１６，４１７．
４１８□４１９・・・分岐情報レジスタ、４２１・・ア
ドレス生成回路、４２２・・選択回路、４２３・・レジ
スタ、４２４・・命令先取り制御回路、４２５・・・更
新指示フリップフロップ、４３コ・・・命令アドレス生
成回路、４３２・アドレス変換回路、４３Ｂ・・・予測
確認回路、４３５・・・選択回路、４３６・ページ越え
制御回路、４３７ ・命令整列回路、４３８・・・命令
解読回路、１００ドアドレス加算器、１１０１ １１０
２・・・レジスタ、１１０３． １１０４・・アドレス
加算器、１２０１．１２０２・・命令語レジスタ、１２
０３・・ワード内アドレスレジスタ、１２０４．１２０
５・・ページ越え表示フリップフロップ、］、２０Ｂ、
１２０７・・フリップフロップ、１２０８・・・命
令整列器、１２０９・・・命令語長デコーダ、１２１０
・・・加算器、１２１１．１２１２・・・オアゲート、
１２１３．１２１４． ｉ’２１５゜１２１６・・・ア
ントゲ−１・、１４０１．１４０２・・・レジスタ、１
４０３、１４０４．１４０５・・・フリップフロップ、
１４０Ｂ・・・アドレス比較器、１４０７．１４０８−
７ ンドゲート、１４ｏ９・・・イクスクルーシブオア
ゲート、１４１０．１４１１・・・オアゲート、１５０
１・・・フリップフロップ、１５０２．１５０３１５０
４・−・バッファゲート、ＩＤＬＩＯ・・・アンドゲー
ト、１８０１、１６０２・・・命令語レジスタ、１６０
３・・・ワード内アドレスレジスタ、ｌＨ４，４６０５
・・・ページ越えフリップフロップ、１６０６・・・命
令整列器、１６０７．１６０８・・・命令コード整列器
、１６０９．１６１０・・・命令語長デコーダ、１６１
１、１６１２・・・加算器、１６１３．１８１４．１６
１５・・・アンドゲート、１６１Ｂ、 １［ｉ＋７・・
・オアゲート、１７０１．１７０２・・・フリップフロ
ップ、１７０３・・・バッファゲート、１７０４゜１７
０５・・・アンドゲート、１７０６・・・アオゲート。
構成を示すブロック図、第２図は第１図中の分岐ヒスト
リテーブル、分岐情報バッファ、分岐情報レジスタの格
納形式を示す図、第３図は第１図の命令アドレス加算回
路４１２の詳細な構成を示すブロック図、第４図は第１
図の命令アドレス生成回路４３１の詳細な構成を示すブ
ロック図、第５図は第１図の命令整列回路４１４の詳細
な構成を示すブロック図、第６図及び第７図は命令整列
回路４］４の動作を説明するだめのタイムチャート、第
８図は第１図の予測ｉｆ認四回路３３の詳細な構成を示
すブロック図、第９図は第１図の命令先取り制御回路４
２４の詳細な構成を示すブロック図、第１０図は命令の
配列の一例を示す図、第１１図は第１０図の命令を実行
した時の第１の実施例の動作を説明するためのタイムチ
ャート、 第１２図は本発明の第２の実施例による命令先取り装置
の構成を示すブロック図、第１３図は第１２図中の分岐
ヒストリテーブル、分岐情報バッファ、分岐情報レジス
タの格納形式を示す図、第１４図は第１２図の命令整列
回路４３７の詳細な構成を示すブロック図、第１５図は
命令整列回路４゛３７の動作の原理を説明する図、第１
６図は第１２図のページ越え制御回路４３６の詳細な構
成を示す図、第１７図、第１８図は第１０図の命令を実
行した時の第２の実施例の動作を説明するためのタイム
チャートである。 ４０３・命令解読回路、４０４ オペランドアドレス生
成回路、４０６・オペランド読出し回路、４０７・・命
令実行回路、４０８・命令記憶回路、４０９・−命令バ
ッファ、４１０・・分岐ヒストリテーブル、４］〕・・
・命令アドレスレジスタ、４１２命令アドレス加算回路
、４１３・・分岐情報バッファ、４］４・・命令整列回
路、４コ５・・・分岐情報切替回路、４１６，４１７．
４１８□４１９・・・分岐情報レジスタ、４２１・・ア
ドレス生成回路、４２２・・選択回路、４２３・・レジ
スタ、４２４・・命令先取り制御回路、４２５・・・更
新指示フリップフロップ、４３コ・・・命令アドレス生
成回路、４３２・アドレス変換回路、４３Ｂ・・・予測
確認回路、４３５・・・選択回路、４３６・ページ越え
制御回路、４３７ ・命令整列回路、４３８・・・命令
解読回路、１００ドアドレス加算器、１１０１ １１０
２・・・レジスタ、１１０３． １１０４・・アドレス
加算器、１２０１．１２０２・・命令語レジスタ、１２
０３・・ワード内アドレスレジスタ、１２０４．１２０
５・・ページ越え表示フリップフロップ、］、２０Ｂ、
１２０７・・フリップフロップ、１２０８・・・命
令整列器、１２０９・・・命令語長デコーダ、１２１０
・・・加算器、１２１１．１２１２・・・オアゲート、
１２１３．１２１４． ｉ’２１５゜１２１６・・・ア
ントゲ−１・、１４０１．１４０２・・・レジスタ、１
４０３、１４０４．１４０５・・・フリップフロップ、
１４０Ｂ・・・アドレス比較器、１４０７．１４０８−
７ ンドゲート、１４ｏ９・・・イクスクルーシブオア
ゲート、１４１０．１４１１・・・オアゲート、１５０
１・・・フリップフロップ、１５０２．１５０３１５０
４・−・バッファゲート、ＩＤＬＩＯ・・・アンドゲー
ト、１８０１、１６０２・・・命令語レジスタ、１６０
３・・・ワード内アドレスレジスタ、ｌＨ４，４６０５
・・・ページ越えフリップフロップ、１６０６・・・命
令整列器、１６０７．１６０８・・・命令コード整列器
、１６０９．１６１０・・・命令語長デコーダ、１６１
１、１６１２・・・加算器、１６１３．１８１４．１６
１５・・・アンドゲート、１６１Ｂ、 １［ｉ＋７・・
・オアゲート、１７０１．１７０２・・・フリップフロ
ップ、１７０３・・・バッファゲート、１７０４゜１７
０５・・・アンドゲート、１７０６・・・アオゲート。
Claims (1)
- 【特許請求の範囲】 １、ページングを行い、命令語を保持し、実アドレスで
アクセスされるキャッシュメモリと、分岐命令の実アド
レスを指定する情報と該分岐命令の分岐先実アドレスを
含む情報とを対にして複数対記憶する分岐ヒストリテー
ブルとを有し、アドレス変換装置に結合された命令先取
り装置に於いて、 ページの最後にある命令の実アドレスを指定する情報と
該命令の次命令の実アドレスを含む情報とを対にして、
前記分岐ヒストリテーブルに登録する登録手段と、 先取りすべき命令の実アドレスがページ境界を越えた時
に、該先取りすべき命令の論理アドレスのアドレス変換
を前記アドレス変換装置に指示する指示手段と、 該アドレス変換の結果を待たずに、前記分岐ヒストリテ
ーブルで予測された分岐先アドレスとして報告されるペ
ージ最後の命令の次命令の実アドレスにより命令を供給
する供給手段と を備えることを特徴とする命令先取り装置。 ２、ページングを行い、命令語を保持し、実アドレスで
アクセスされるキャッシュメモリと、分岐命令の実アド
レスを指定する情報と該分岐命令の分岐先実アドレスを
含む情報とを対にして複数対記憶する分岐ヒストリテー
ブルとを有し、アドレス変換装置に結合された命令先取
り装置に於いて、 ページの最後にある命令の実アドレスを指定する情報と
該命令の次命令の実アドレスを含む情報とを対にして、
前記分岐ヒストリテーブルに登録する登録手段と、 先取りすべき命令の実アドレスがページ境界を越えた時
に、直前に先取りした命令がアドレス変換を行わない命
令の場合には、該直前に先取りした命令の動作として該
直前に先取りした命令の次のページの論理アドレスのア
ドレス変換を前記アドレス変換装置に指示する第１の指
示手段と、前記先取りすべき命令の実アドレスがページ
境界を越えた時に、前記直前に先取りした命令がアドレ
ス変換を行う命令の場合には、該直前に先取りした命令
の供給の後に、該直前に先取りした命令の次のページの
論理アドレスのアドレス変換を前記アドレス変換装置に
指示する第２の指示手段と、 該アドレス変換の結果を待たずに、前記分岐ヒストリテ
ーブルで予測された分岐先アドレスとして報告されるペ
ージの最後の命令の次命令の実アドレスにより命令を供
給する供給手段と を備えることを特徴とする命令先取り装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234903A JP2722523B2 (ja) | 1988-09-21 | 1988-09-21 | 命令先取り装置 |
| FR8912407A FR2636748B1 (fr) | 1988-09-21 | 1989-09-21 | Dispositif de prelecture d'instruction capable de traiter les changements de page sans perte de temps |
| US07/410,577 US5168557A (en) | 1988-09-21 | 1989-09-21 | Instruction prefetching device having a history table for memorizing page last real instruction addresses and page-over all real instruction addresses providing for quicker page-over processing time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234903A JP2722523B2 (ja) | 1988-09-21 | 1988-09-21 | 命令先取り装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283735A true JPH0283735A (ja) | 1990-03-23 |
| JP2722523B2 JP2722523B2 (ja) | 1998-03-04 |
Family
ID=16978106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234903A Expired - Lifetime JP2722523B2 (ja) | 1988-09-21 | 1988-09-21 | 命令先取り装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5168557A (ja) |
| JP (1) | JP2722523B2 (ja) |
| FR (1) | FR2636748B1 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508280B2 (ja) * | 1989-07-28 | 1996-06-19 | 日本電気株式会社 | 分岐ヒストリテ―ブル制御方式 |
| JPH03156542A (ja) * | 1989-08-29 | 1991-07-04 | Hitachi Ltd | アドレス変換装置及びそのためのアドレス情報の管理方法 |
| JPH04340145A (ja) * | 1991-05-17 | 1992-11-26 | Nec Corp | キャッシュメモリ装置 |
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