JPH0248817A - 周波数変換回路 - Google Patents
周波数変換回路Info
- Publication number
- JPH0248817A JPH0248817A JP20048288A JP20048288A JPH0248817A JP H0248817 A JPH0248817 A JP H0248817A JP 20048288 A JP20048288 A JP 20048288A JP 20048288 A JP20048288 A JP 20048288A JP H0248817 A JPH0248817 A JP H0248817A
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- JP
- Japan
- Prior art keywords
- counter
- circuit
- output
- signal
- frequency
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、周波数変換回路に関する。
従来の周波数変換回路として、周波数を２倍にする周波
数逓倍回路があるが、第５図を用いて説明する。回路図
中の抵抗Ｒと容量Ｃの積で表わされるＯＲを時定数とし
て入力波形が変化しＡ点の信号となる。その結果、入力
信号とＡ点の信号にずれが生じ、その結果周波数が２倍
となる。
数逓倍回路があるが、第５図を用いて説明する。回路図
中の抵抗Ｒと容量Ｃの積で表わされるＯＲを時定数とし
て入力波形が変化しＡ点の信号となる。その結果、入力
信号とＡ点の信号にずれが生じ、その結果周波数が２倍
となる。
上述した従来の周波数逓倍回路はＣＲの時定数により、
信号の遅れを利用したものであるが、下記のような欠点
がある。
信号の遅れを利用したものであるが、下記のような欠点
がある。
時定数がＯＲのばらつきにより変化するので、逓倍され
た出力のデユーティ−比が一定に定まらない。このため
、もしデユーティ−比を５０％にしたい場合、デユーテ
ィ−比補正回路を用いたとしてもＣＲの値が設計値に対
して大きくばらついた場合デユーティ−比補正回路が正
常動作しなくなり、所望のデユーティ−比が得られない
場合が起こり得る。
た出力のデユーティ−比が一定に定まらない。このため
、もしデユーティ−比を５０％にしたい場合、デユーテ
ィ−比補正回路を用いたとしてもＣＲの値が設計値に対
して大きくばらついた場合デユーティ−比補正回路が正
常動作しなくなり、所望のデユーティ−比が得られない
場合が起こり得る。
といった欠点がある。
本発明の周波数２ａ倍回路は、入力端子の高周波で発振
している発振回路と、前記発振回路の出力と前記入力端
子からの信号の論理積（和）が入力されるカウンターｌ
と発振回路の出力が入力されるカウンター２と、入力信
号がＬ’（“Ｈ”）のとき、ある遅延をもたせて前記カ
ウンターＡによりリセットがかかるような遅延回路と、
スイッチ群をもち、そのうちのいくつかをスイッチを選
ぶ事により、前記カウンターＡの出力を何ビ、トかシフ
トしてラッチに入力できるスイッチ回路と、前記カウン
ターＢ出力と前記ラッチの出力を比較し、２者の出力が
一致しているとき、ある信号が出力され、その出力信号
が前記カウンターＢのリセットにつながっている比較回
路と、前記比較回路より一致信号が出た事を検知し、出
力を“Ｈ”→“Ｌ″に又ハ、′Ｌ”→“Ｈ”に変化させ
出力端子から出力させるパルス検出回路を有している。
している発振回路と、前記発振回路の出力と前記入力端
子からの信号の論理積（和）が入力されるカウンターｌ
と発振回路の出力が入力されるカウンター２と、入力信
号がＬ’（“Ｈ”）のとき、ある遅延をもたせて前記カ
ウンターＡによりリセットがかかるような遅延回路と、
スイッチ群をもち、そのうちのいくつかをスイッチを選
ぶ事により、前記カウンターＡの出力を何ビ、トかシフ
トしてラッチに入力できるスイッチ回路と、前記カウン
ターＢ出力と前記ラッチの出力を比較し、２者の出力が
一致しているとき、ある信号が出力され、その出力信号
が前記カウンターＢのリセットにつながっている比較回
路と、前記比較回路より一致信号が出た事を検知し、出
力を“Ｈ”→“Ｌ″に又ハ、′Ｌ”→“Ｈ”に変化させ
出力端子から出力させるパルス検出回路を有している。
第１図は本発明の実施例１のブロック図である。
周波数を２倍にした場合について、第２図のタイミング
チャートを用いて説明する。本実施例は、入力端子１１
発振回路２．論理積発生回路３．遅延回路４．カウンタ
ーＡ５．スイッチ回路６．スイッチ群７．ラッチ８．カ
ウンターＢ９．比較回路１０．パルス検出回路１１．出
力端子１２により構成されている。
チャートを用いて説明する。本実施例は、入力端子１１
発振回路２．論理積発生回路３．遅延回路４．カウンタ
ーＡ５．スイッチ回路６．スイッチ群７．ラッチ８．カ
ウンターＢ９．比較回路１０．パルス検出回路１１．出
力端子１２により構成されている。
次に第１図、第２図を用いて動作について説明する。
入力端子１に第２図のように周期がｔ４であるクロック
を入力する。
を入力する。
入力端子１の発振回路２の出力の論理積がカウンターＡ
５の入力となるから、カウンターＡ５の入力は第２図の
ようになる。いま入力信号が“Ｈ”のとき、カウンター
Ａ５にＮフのパルスがカウントされるとする。入力信号
の立下りによりカウンターＡ５の出力がラッチ８にラッ
チされるが、この場合周波数を２倍にするといった設定
なので、スイッチ回路６により１ビツトシフトしてラッ
チする。つまりラッチにはＮ／２カウントしたのと同等
の値がラッチされる。ラッチ８に上記の如くＮ／２の値
がラッチされた後、入力端子１が“Ｌ”になりカウンタ
ーＡ５にリセットがかかる。（この場合リセット入力が
“Ｌ”のときカウンター５にリセットがかかるとする。
５の入力となるから、カウンターＡ５の入力は第２図の
ようになる。いま入力信号が“Ｈ”のとき、カウンター
Ａ５にＮフのパルスがカウントされるとする。入力信号
の立下りによりカウンターＡ５の出力がラッチ８にラッ
チされるが、この場合周波数を２倍にするといった設定
なので、スイッチ回路６により１ビツトシフトしてラッ
チする。つまりラッチにはＮ／２カウントしたのと同等
の値がラッチされる。ラッチ８に上記の如くＮ／２の値
がラッチされた後、入力端子１が“Ｌ”になりカウンタ
ーＡ５にリセットがかかる。（この場合リセット入力が
“Ｌ”のときカウンター５にリセットがかかるとする。
）この場合、ラッチされる前にカウンターＡ５にリセッ
トがかからない様リセット信号に遅延回路を入れた。
トがかからない様リセット信号に遅延回路を入れた。
ラッチされた後、カウンターＢ９にて、Ｎ／２カウント
されるとラッチ８の内容とカウンタＢ９の内容が一致し
、比較回路１０よりある一致信号が出る。この一致信号
により、カウンターＢ９にリセットをかけるので、カウ
ンター３９にリセットがかかった瞬間、一致信号は出力
しなくなり、リセットは解除される。この間に比較回路
１０より出たパルスをパルス検出回路１１により検出し
出力信号を反転させる。
されるとラッチ８の内容とカウンタＢ９の内容が一致し
、比較回路１０よりある一致信号が出る。この一致信号
により、カウンターＢ９にリセットをかけるので、カウ
ンター３９にリセットがかかった瞬間、一致信号は出力
しなくなり、リセットは解除される。この間に比較回路
１０より出たパルスをパルス検出回路１１により検出し
出力信号を反転させる。
つまり発振回路の出力パルスのＮ／２毎に出力端子の出
力信号が反転するので、周波数が２″倍のになる。
力信号が反転するので、周波数が２″倍のになる。
同様にシフトするとビット数を２，３・・・・・・、ｎ
ビットとすると、出力波形は入力波形の４倍、９倍、・
・・・・・２″倍の周波数となる。
ビットとすると、出力波形は入力波形の４倍、９倍、・
・・・・・２″倍の周波数となる。
又、比較回路１０の出力パルス幅が小さすぎてパルス検
出回路１１が応答しない場合、比較回路１０の出力とカ
ウンターＢ９の間に遅延回路を入れるパルス検出回路１
１にて検出してからカウンターＢ９にリセットをかける
等考えられる。
出回路１１が応答しない場合、比較回路１０の出力とカ
ウンターＢ９の間に遅延回路を入れるパルス検出回路１
１にて検出してからカウンターＢ９にリセットをかける
等考えられる。
第３図は本発明の実施例２のブロック図で、第４図はそ
のタイミングチャートである。実施例１との相違点は実
施例１では論理積発生回路を用いていたが、その代わり
に論理和発生回路を用いている点とカウンターＡ５のリ
セットが実施例１では、入力が“Ｌ”の区間でかかって
いたものであるが本実施例では入力が“Ｈ″の区間でか
かる点とラッチが入力信号の立上りで行なわれる点であ
る。以上の点を考慮して簡単に本実施例について説明す
る。
のタイミングチャートである。実施例１との相違点は実
施例１では論理積発生回路を用いていたが、その代わり
に論理和発生回路を用いている点とカウンターＡ５のリ
セットが実施例１では、入力が“Ｌ”の区間でかかって
いたものであるが本実施例では入力が“Ｈ″の区間でか
かる点とラッチが入力信号の立上りで行なわれる点であ
る。以上の点を考慮して簡単に本実施例について説明す
る。
入力端子２の信号が“Ｌ”のとき論理和発生回路１３の
もう一つの入力である発振回路２の出力がそのままカウ
ンターＡ５の入力となる。いま入力信号が“Ｌ”のとき
、カウンターＡ５にＮコのパルスがカウントされたとす
る。入力信号の立上りにより、カウンターＡ５の出力が
ラッチ８にラッチされる。以下は実施例１と同様なので
省略する。
もう一つの入力である発振回路２の出力がそのままカウ
ンターＡ５の入力となる。いま入力信号が“Ｌ”のとき
、カウンターＡ５にＮコのパルスがカウントされたとす
る。入力信号の立上りにより、カウンターＡ５の出力が
ラッチ８にラッチされる。以下は実施例１と同様なので
省略する。
以上説明したように本発明は集積回路上に、特にＭＯＳ
−ＬＳＩ上に、入力信号の周波数に比べ、十分大きな周
波数をもつ発振回路を形成する事により、デユーティ−
比を５０％付近に抑えて周波数を２″倍にする事が可能
である。といった効果がある。
−ＬＳＩ上に、入力信号の周波数に比べ、十分大きな周
波数をもつ発振回路を形成する事により、デユーティ−
比を５０％付近に抑えて周波数を２″倍にする事が可能
である。といった効果がある。
特にあるセットの中で周波数を２″倍したい場合、経済
的理由等で入力信号の周波数に比べ、十分大きな周波数
を発生するものを組込む事のできない場合、本発明の回
路をあるＬＳＩ内に形成する事により周波数の２ｎ倍を
容易に行なう事ができるといった効果がある。
的理由等で入力信号の周波数に比べ、十分大きな周波数
を発生するものを組込む事のできない場合、本発明の回
路をあるＬＳＩ内に形成する事により周波数の２ｎ倍を
容易に行なう事ができるといった効果がある。
第１図、第３図はそれぞれ本発明の実施例１゜２であり
、第２図、第４図はそれぞれタイミングチャートの図で
第５図は従来例である。 １・・・・・・入力端子、２・・・・・・発振回路、３
・・・・・・論理積発生回路、４・・・・・・遅延回路
、５・・・・・・カウンターＡ、６・・・・・・スイッ
チ回路、７・・・・・・スイッチ群、８・・・・・・ラ
ッチ、９・・・・・・カウンターＢ、１０・・・・・・
比較回路、１１・・・・・・パルス検出回路、１２・・
・・・・出力端子、１３・・・・・・論理和発生回路。 代理人 弁理士 内 原 晋 賓φ＼ に
、第２図、第４図はそれぞれタイミングチャートの図で
第５図は従来例である。 １・・・・・・入力端子、２・・・・・・発振回路、３
・・・・・・論理積発生回路、４・・・・・・遅延回路
、５・・・・・・カウンターＡ、６・・・・・・スイッ
チ回路、７・・・・・・スイッチ群、８・・・・・・ラ
ッチ、９・・・・・・カウンターＢ、１０・・・・・・
比較回路、１１・・・・・・パルス検出回路、１２・・
・・・・出力端子、１３・・・・・・論理和発生回路。 代理人 弁理士 内 原 晋 賓φ＼ に
Claims (1)
- 入力端子と高周波で発振している発振回路と、前記発振
回路の出力と前記入力端子からの信号の論理積（または
和）が入力される第１のカウンターと、発振回路の出力
が入力される第２のカウンターと、入力信号が第１のレ
ベルのときある遅延をもたせて前記第１のカウンターに
リセットをかける遅延回路と、スイッチ群をもちそのう
ちのいくつかをスイッチを選ぶことにより前記第１のカ
ウンターの出力をシフトしてラッチにする入力スイッチ
回路と、前記第２のカウンターの出力と前記ラッチの出
力を比較し両者の出力が一致しているとき所定の信号が
出力され、その出力信号前記第２のカウンターのリセッ
トとして用いられる比較回路と、前記比較回路より一致
信号が出たことを検知し、出力を第２のレベルから変化
させ、出力端子から出力させるパルス検出回路を持ち、
前記スイッチ回路のスイッチ群を選ぶことにより、入力
周波数が２＾ｎ倍となり出力される事を特徴とする周波
数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20048288A JPH0248817A (ja) | 1988-08-10 | 1988-08-10 | 周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20048288A JPH0248817A (ja) | 1988-08-10 | 1988-08-10 | 周波数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0248817A true JPH0248817A (ja) | 1990-02-19 |
Family
ID=16425050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20048288A Pending JPH0248817A (ja) | 1988-08-10 | 1988-08-10 | 周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0248817A (ja) |
-
1988
- 1988-08-10 JP JP20048288A patent/JPH0248817A/ja active Pending
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