JPS589612B2 - カウンタ - Google Patents

Description

【発明の詳細な説明】 本発明は電子時計の分周器その他一般にディジタル電子
機器のクロックパルス発生器や各種のタイミングパルス
発生回路等に使用される、Ｎ個の遅延回路（シフトレジ
スタ，フリツプフロツプ等）を順次に接続し最終段の出
力を反転して初段の入力に供給することによって得られ
るカウンタに関するものである。

従来入力端子に与えられた入力状態をクロックパルスに
従って一定時間後に出力端子に出力状態として出力する
遅延回路を第１図に示すようにクロツクパルス源を同一
としてＮ段縦続接続すると共に最終段（Ｎ段目）出力を
反転して初段目の入力とすればこの回路は一般に（２×
Ｎ）進カウンタとなることが知られている。

このカウンタにおいては電源投入時の各遅延回路の状態
（初期状態）は不定で予知できないがクロツクパルスが
Ｎ回供給されると各遅延回路は初期状態の反転状態を出
力し更にクロツクパルスがＮ回供給されると各遅延回路
は初期状態の反転状態を反転して初期状態を出力する。

即ちクロックパルスがＮ回供給される毎に各遅延回路は
交互に初期状態とその反転状態を出力することによって
（２×Ｎ）進カウンタ動作を行なうことになる。

このカウンタの構成は簡単であるが第１に前述のように
初期状態とその反転状態とで示されるカウンタの状態を
或る所定の状態に設定できないこと例えば電源が一旦Ｏ
ＦＦした後に再び電源を投入しても電源をＯＦＦする前
と電源投入後のカウンタ状態は異なり且つ不定でその検
出が不可能なこと、第２に動作中にクロックパルス、電
極、あるいは各遅延回路に外乱が加わることによってカ
ウンタの状態が変化してもその変化を検出不可能でカウ
ンタの状態を外乱が印加される前の状態に戻し得ないこ
と等のためにディジタル回路にはこのまゝの形（第１図
）では使用し得ないものであった。

この回路の改良として初期状態を或る所定の状態に設定
する機能を付加されたものとしては例えば第２図のよう
なものであった。

以下では説明を簡略にするため動作振幅の高電位電源Ｖ
ＤＤを論理“１”（セット状態）、低電位電源ＶＳＳ論
理“０”（リセット状態）とする正論理を用いて行う。

第２図においては初期状態設定のための信号（Ｓ１）を
ＶＤＤとＶＳＳ間に直列接続されたコンデンサＣと抵抗
Ｈの接続点を入力端とするインバータＩの出力から得て
おり、この信号と最終段（Ｎ段目出力のＮＡＮＤ出力を
初段目入力として与えている。

電源スイッチＯＦＦのときＣとＲの接続点はＶＳＳとな
っているが電源スイッチが投入されると同時にそのＣと
Ｒの接続点はＶＤＤとなりその後時定数をＣＲとして時
間経過と共にＶＳＳに低下する。

従ってインバータＩの出力状態即ち初期状態設定のため
の信号Ｓ１ は電源投入直後から接続点電位がインバー
タの反転電圧以下になるまではＶＳＳ即ち論理“０”で
ありその後はＶＤＤ即ち論理“１”である。

この初期状態設定のための信号（Ｓ１）が常に最初はリ
セットであるから初段目の入力状態はもとの状態に関係
なくセットに特定されるものである。

この期間内にクロックパルスがＮ回以上供給されれば各
遅延回路の出力状態はセットされることになる。

初期状態設定のための信号（Ｓ１）がセットし最終段出
力が初段に負帰還されると同時に正常な（２×Ｎ）進カ
ウンタとして動作するものである。

第３図はこのような動作波形を示したものである。

この場合、各遅延回路の初期状態はセット状態であって
最終段の出力状態によって他の全ての出力状態を知るこ
とができる。

しかし乍らこのような初期状態を設定する機能を有する
（２×Ｎ）進カウンタも動作中は第１図の回路と全く同
様であるから外乱に対して自己復帰の機能を有しないも
のであり、又この回路を集積回路化する場合に初期状態
設定のための信号を発生するのに必要なコンデンサＣを
同一集積回路チップ上に形成することが極めて困難であ
るという欠点を有するものであった。

本発明は上記の点に鑑みてなされたもので例えば第１図
のような（２×Ｎ）進カウンタの出力状態から各遅延回
路の状態を設定する状態設定信号を得て各遅延回路の出
力状態をある特定の状態にすることが可能であり、この
状態設定信号により外乱に対して自己復帰が可能であり
、更にこの状態設定信号を任意段の遅延回路をＮ段目と
してその入出力状態から容易に構成できるような（２×
Ｎ）進カウンタを得ることを目的としてなされたもので
ある。

以下実施例によりその詳細を説明する。

一般にＮ個の遅延回路によるＮ段縦続接続回路の最終段
出力を初段の入力に負帰還して構成される（２×Ｎ）進
カウンタに於ける或る段の遅延回路は或るクロツクパル
スのときにセット状態を出力すればそのときからＮ個の
クロックパルス期間後にはリセット状態を出力し、更に
Ｎ個のクロックパルス期間後にはセット状態を出力する
。

従って連続した（２×Ｎ）個のクロツクパルス期間内に
出力がセットからリセットするスイッチ状態と出力がリ
セットからセットするスイッチ状態とがＮ個のクロック
パルス期間を置いて少なくとも１回ずつは存在すること
になる。

即ちスイッチ後のセット状態はスイッチ前の入力のセッ
ト状態、スイッチ後のリセット状態はスイッチ前の入力
のリセット状態であるから入出力状態が各々論理“０”
と“１”であるクロツクパルス期間と入出力状態が各々
論理“１”と“０”であるクロックパルス期間とが連続
したＮ個のパルス期間をへだてて１回は存在する。

各入力状態は前段の出力状態に対応することは云うまで
もない。

第４〜６図は本発明の状態設定例を示すカウンタの状態
図で、第４図は状態設定前の状態図、第５図及び第６図
は状態設定の過程を示す図である。

或るクロックパルスのタイミングｔｉで例えば最終段即
ちＮ段目の遅延回路の出力Ｏｎが“１”、（Ｎ−１）段
目の遅延回路の出力Ｏ。

−１が“０”であるとすると、通常は？４図に示される
ように初段目から（Ｎ−２）段目までの出力状態Ｕ１〜
Ｕ，２はそれぞれ初期状態あるいは外乱等により“０”
，“１”のどちらの状態か分らない不確定状態を示す
。

第５図に示すようにＯ。

−の“０”とＯｎの“１”から状態設定信号ｓＤを“１
”としてこの“１”によりタイミングｔｉにおける初段
目から少なくとも（Ｎ−２）段目の各出力０１ ，０２
・・・・・・Ｏｎ−２をリセットすればｔｉで不確定で
あったＵ１〜Ｕｎ−２の状態もｔｉ ＋１ において
はすべて“０”に統一される。

従ってこの状態設定を用いれば不確定な初期状態にて動
作を開始したカウンタもＯｎ−１が“０”でＯ。

が“１”となルト他ノスべての遅延回路の出力は“０”
となり動作状態が・特定される。

更に外乱によってこの特定された動作状態が変化しても
次にＯ が“０”でＯｎが“１”となるときに０１
，ｏ２・・・・・・Ｏｎ−１が“０”でＯｎが“１”
なる特定且つ正常な動作状態に戻されることにより自己
復帰機能を有するも？である。

第６図はＯｎ−１が“０”でｏｎが“１”となることに
よって状態設定信号を“０”としてこの状態設定信号の
“０”により動作状態を０、，０２・・・・・・Ｏｎ−
１がそれぞれ“０”でＯｎが“１”である特定の動作状
態の設定例を示す状態図である。

又他の設定例としてＯｎ−１が“１”、Ｏｏが“０”の
ときにＯ、ｊ Ｏ２、・・・・Ｏｎ−１が“１”でＯｎ
が“０”である特定状態を設定できることは上例から容
易に理解できる。

ここで、タイミングｔｉ 十、 における初段の出力
０は、タイミングｔｉにおける最終段の出力Ｏｎの“１
”の反転状態“０”と一意に定まるため、状態設定信号
で初段出力をリセットする必要性は必ずしもないが複雑
さを避けるため以後状態？定信号で初段もリセットする
ものとして説明する。

第７図は第５図の状態設定機能を有する（２×Ｎ）進カ
ウンタのブロック図、第８図は第６図の状態設定機能を
有する（２×Ｎ）進カウンタのブロック図である。

Ｏｎ−、が“１”で０。が“０”から“０”なる状態設
定信号を得てＯ１ ｒ、０２ ，・・・・・・Ｏｎ−１
がそれぞれ“１”でＯｎが“０”なる特定動作状態とな
る状態設定機能を有する（２×Ｎ）進カウンタのブロッ
ク図と、Ｏｎ−１が“１”でＯｎが“０”から“１”な
る状態設定信号を得て０１，０ ，・・・・・・Ｏｎ−
１がそれぞれ“１”でＯｎが“０”である特定動作状態
となる状態設定機能を有する（２×Ｎ）進カウンタのブ
ロック図は負論理でこれらを考えればそ？ぞれ正論理の
第７図，第８図とそれぞれ同一表示となる。

第７図の初段から（Ｎ−１）段目の遅延回路はクロツク
パルス例えば読み込みパルスφ１ と読み出しパルスφ
２を同一源とし前段の出力を入力とする第１の入力端子
■１ と状態設定信号ｓＤが与えられる第２の入力端子
■２ とを有しているものである。

この遅延回路の或るクロックパルスのタイミングｔｉ及
びｔｉ １に於ける両入力状態及び状態設定信号を各
々■（１−１），■２（ｉ）及びＳＤ（ｉＬ出力状態を
０（ｉ）とすればこの遅延回路は前記状態設定の過程か
ら明らかなように０ （ｉ） ＝ ＩＩ Ｃｉ −１）
’ Ｉ２ （ｉ）或は０（ｉ）一Ｌ（ｉヨ）−］買肩
なる機能を有するものである。

このような遅延回路を以後第１の遅延回路（Ｄよ）と略
称する。

Ｎ段目の遅延回路は前記クロックパルスを共通して印加
され（Ｎ−１）段目の出力を入力とする第１の入力端子
■１ のみを有し０ （ｉ） 一Ｉｔ （ ｉ −ｔ
）なる機能を有するもので以後第２の遅延回路（Ｄ２）
と略称する。

第７図においては（Ｎ−１）段目（Ｘｎ−１ ）は第１
の遅延回路（Ｄ１）としたが第２の遅延（Ｄ２）として
状態設定信号（ＳＤＸ）の供給を止めてもよい。

第８図においては少なくとも最終段（Ｙｎ）は前記第２
の遅延回路（Ｄ２）が用いられる。

そして少なくとも初段（Ｙ１）から（Ｎ−２）段目（Ｙ
ｎ−２ ）に用いられる遅延回路はこの場合Ｏ（ｉ）＝
■ｌ（１−１）・■２（ｉ）或は０（ｉ）＝Ｉ１・（ｉ
−１）’・ＳＤ （ｉ）なる機能が要求されるもので、
この機能を有するものを第３の遅延回路（Ｄ３）と略称
する。

（Ｎ−１）段目（Ｙｎ ，）は第７図同様第２，第３の
いずれの遅延回路（Ｄ２又はＤ３）を用いてもよい。

第７図に用いられる状態設定信号（ＳＤＸ）は最終段の
入力状態と出力状態の反転状態とを２つの入力とするＮ
ＯＲゲートの出力信号又は最終段の入力の反転状態と出
力状態のＡＮＤ信号として得るのが一番簡単である。

又第８図に用いられる状態設定信号（ＳＤＹ）は最終段
の入力状態の反転状態と出力状態とを２つの入力とする
ＮＡＮＤゲートの出力信号又は最終段の入力状態と出力
の反転状態のＯＲ信号として得るのが一番簡単である。

第９図は第７〜８図回路の動作波形図である。

クロックパルスとしては同図？示されたような位相の異
なるφ１ とφ２をそれぞれ遅延回路の読み込みパルス
と読み出しパルスとして用い得るほか、更に位相の異な
る多数のクロックパルスを用いだり又１つのクロックパ
ルスＣＰを用いてこのＣＰを読み込みパルス（φ１ ）
、その反転パルスＣＰを読み出しパルス（φ２ ）とす
る１相式としたり、前記φ とφ２ として異なる周波
数のものも用い得るものである。

これらの動作はφ２に一番近い前のφ１がそのφ２の読
み込みパルスとして作用しφ１に一番近い後のφ２がそ
のφ１で読み込まれた入力状態を読み出すと考えればよ
い。

以上においては第７図及び第８図のように状態設定信号
（ ＳＤＸ或はＳＤＹ）は初段（Ｘ，或はＹ１）から少
なくとも（Ｎ−２）段目（Ｘｎ−２或はＹ。

−２ ）まで供給するものとして説明を簡略化しだがさ
らに機能条件を詳細に述べれば次の通りである。

即ち前記状態設定信号の供給はＮが偶数の場合は初段か
ら少なくとも？Ｎ−２）／２段目まで、又Ｎが奇数の場
合は初段から少なくとも（Ｎ−１）／２段目までで十分
であり、他の段の遅延回路は前記第２の遅延回路で十分
である。

第１０図はこの十分条件を説明する（２×Ｎ）進の状態
図である。

同図におけるｊ段目までは状態設定信号を入力として有
する第１の遅延回路であり、（ｊ＋１）段目から最終段
までは第２の遅延回路である。

今、あるクロックパルスのタイミングｔｉにＯｎ−１が
“０” ｏｎが“１”になると、前述により状態設定信
号ｓＤは“１”となり初段からＪ段目の出力０１，０
，・・・・・・０・はそれぞれ“０”となる。

このとき（Ｊ＋１）段目から（Ｎ−２）段目の出力は不
確定のままである。

これらをそれぞれＵ１ ・・・・・・Ｕｌ・・・・・・
・・・・・・Ｕｋ（ ｋ ＝ｎ−２−ｊ ）で示すとＵ
１ ・・・・・・Ｕｌ・・・・・・Ｕｋは“０”或は“
１”のいずれか一方の論理値を有するものである。

しかしこれら不確定状態の中には一般に少くとも１つの
論理“１”が存在する（すべてが“０”であれば状態は
確定している）からＵ１ ・・・・・・Ｕｌ ，は“０
”でＵｌが“１”（ｌ＝１〜ｋ）と考えて一般性を失う
ことはない。

次に、タイミングｔ では初段の出力Ｏ，は最終段
の出力Ｏｎの“１”の反転状態“０”となり初段から（
ｊ＋１）段目の出力が全て“０”となり、Ｏｊ＋２〜Ｏ
ｎにそれぞれＵ１〜Ｕｋが、Ｏｏに“０”が順次シフト
する。

従ってｔ１からクロツクパルスが（ ｋ−ｄ＋２ ）回
加わったクロツクパルス時点ｔｉ−１−（ ｋ−１＋２
）ではＵｌ−，が“０”，Ｕｌが“１”である状態が
それぞれＯｎ−１ ，Ｏｎとなって現われることにより
初段からＪ段目までの出力、０、，０２，・・・・・・
０・は再びすべて“０”となる。

従ってこの各段ヘシフトして来た不確定状態Ｕｌ＋１
，Ｕ ｌ ＋２・・・・・・，■Ｔとそれにつぐ状態“
１”がすべて、Ｏｌ−１の“０”とＵｌの“１”とによ
ってリセットされれば、即ちＪ）ｋ−ｌ＋１の関係が成
立しているならば、この時最終段の出力状態のみ“１”
で他の段はすべて“０”の出力状態が設定できる。

従ってＮ＝ｊ＋２＋ｋとｋ≦ｊ＋１−１から求められる
ｊｈ（Ｎ−１−ｌ）／２においてｌが最小の場合ｊのと
り得る最小値が最大、即ちｌ−１のときＪ〉（Ｎ−２）
／２となる。

Ｊは整数でなければならないから最小のｊは、Ｎが偶数
の場合ｊ＝（Ｎ−２）／２，Ｎが奇数の場合ｊ＝（Ｎ−
１）／２となるものである。

第１１図及び第１２図は以上の考えを導入した一般的な
カウンタのブロック図でそれぞれ第７図及び第８図に対
応するものである。

同図中のｊは上記条件を満足する整数で（ｊ＋１）段目
から（Ｎ−１）段目までの遅延回路は前記第１，第２い
ずれの遅延回路でもよいものである。

第１３〜２０図は特に大規模集積回路（ＬＳＩ）化に適
し、■Ｇ一ＦＥＴを用いて構成された前記第２の遅延回
路例を示したものである。

第１３〜１４図は負荷がエンハンスメント形で単チャン
ネル例えばＰチャンネル形■Ｇ一ＦＥＴのみによるもの
、第１５〜１６図は負荷がデイプレッション形で単チャ
ンネル例えばＰチャンネル形ＩＧ一ＦＥＴのみによるも
の、第１７〜１８図はＰ，Ｎ両チャンネル形ＩＧ−ＦＥ
Ｔを用いた相補のもの、第１９〜２０図は他の相補ＩＧ
−ＦＥＴを用いたものである。

これらの各遅延回路例はＩＧ一ＦＥＴのゲート入力が高
入力インピーダンス（１０００ＭΩ以上）で容量性であ
る特長を用いて構成されたもので一般にダイナミック形
と称される。

これらの回路は正常動作を行なうクロックパルスの周波
数の下限が存在するため第１３〜２０図を基本として安
定回路を付加されるが、これら安定回路を有するもので
あっても第２の遅延回路として使用し得ることは云うま
でもない。

さらに、第１あるいは第３の遅延回路はＩＧ−ＦＥＴ回
路を知る者であれば第２の遅延回路から容易に構成する
ことができるものである。

また以上の説明では最終段の出力を帰還する場合、初段
の入力部にインバータを配置したが第２１〜２２図のよ
うにすれば最終段を反転帰還するためのインバータは一
般に初段の入力端に限らず初段から最終段間の任意の段
に配置できる。

第２１図は第１１図と、第２２図は第１２図と同一機能
となる。

これらの動作は第９図に示された動作波形の０１ 〜Ｏ
ｊ−１波形のみを反転して置き換えたものとなる。

第２１図、第２２図の変形としてそれぞれ第２３図、第
２４図が得られる。

この場合、第２３図に示された第４の遅延回路（Ｄ４）
の有する機能は０ （ｉ） 一Ｌ （ｉ −ｔ ）＋
Ｉ２ （ ｉ ）或は０（ｉ）一Ｉｔ （ ｉ −１）
＋ＳＤ（ｉ） であり、第２４図に示された第５の遅
延回路（Ｄ５）有する機能は０（ｉ）＝Ｉ１（ｉ −
ｔ ） ＋Ｔπ石或は０（ ｉ） 一Ｉ ｔ（ｉ−ｌ）
十田只刀である。

第２３図、第２４図の動作波形はそれぞれ第２１図、第
２２図の場合のそれと同じである。

又上記説明では遅延回路に初段〜最終段等の名称を付し
て行なったが最終段は初段に接続されていわば環状接続
されているものであるから回路配置上では任意の段を最
終段としこれにつゞく段を初段として前記の説明を適用
できるものである。

即ち本発明における最終段とはその段の入出力状態から
状態設定信号を設定される遅延回路であると定義づける
ことができる。

又、本発明（２×Ｎ）進カウンタの状態設定信号はクロ
ックパルスの基本周期のパルス幅（１進分のパルス幅）
で設定信号を発生させるから、この状態設定信号を（２
×Ｎ）進カウンタの最終状態を示すパルスとして用いれ
ば論理設計上極めて有効である。

また、上記の各実施例では状態設定信号を（２×Ｎ）進
の最終のクロツクパルス期間としているがこれを第１ク
ロツクパルス期間とすることもできる。

なお以上（２×Ｎ）進カウンタとして説明したが本発明
は最終段出力の帰還ループを初段からＰ段まで増加する
ことによって得られる（２Ｎ−Ｐ）進カウンタにも適用
し得るものであって本発明要旨内での種々の変形も可能
である。

本発明は以上のようになるものであって、この種カウン
タの基本要求である初期状態の特定と動作状態の検出機
能及び外乱に対する自己復帰機能を兼ね供えているほか
集積回路化が容易である等の効果を奏するものである。

【図面の簡単な説明】

第１図は一般の（２×Ｎ）進カウンタの原理図、第２図
は従来の（２×Ｎ）進カウンタのブロック図、第３図は
その動作波形図、第４〜６図は本発明の状態設定例を示
すカウンタの状態図、第７〜８図は本発明実施例のブロ
ック図、第９図はその動作波形図、第１０図は本発明の
他の状態設定例を示すカウンタの状態図、第１１〜１２
図は第１０図の動作を行う実施例のブロック図、第１３
〜２０図は本発明回路で用いられる遅延回路例を示す回
路図、第２１〜２４図は本発明変形例を示すブロック図
である。 Ｘ，〜Ｘ ｎ ５ ｙ，〜Ｙｎ・・・・・・遅延回路、
■１・・・・・・第１の入力、■２・・・・・・第２の
入力。

Claims (1)

【特許請求の範囲】
1. １ 順次に縦続接続され、クロツクパルスにより制御さ
   れる複数個の遅延回路と、最終段の遅延回路出力を反転
   して初段遅延回路の入力に供給する反転回路と、上記最
   終段の遅延回路の入力信号及び出力信号を受けて状態設
   定信号を発生する発生回路と、この状態設定信号を最終
   段の遅延回路を除く他の遅延回路に供給することによっ
   て上記他の遅延回路をリセット状態にし、且つ次のクロ
   ツクパルスタイミングに全ての遅延回路の出力をリセッ
   ト状態にする手段とを具備したことを特徴とするカウン
   タ。