JPH0248873Y2 - - Google Patents
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- JPH0248873Y2 JPH0248873Y2 JP1986088755U JP8875586U JPH0248873Y2 JP H0248873 Y2 JPH0248873 Y2 JP H0248873Y2 JP 1986088755 U JP1986088755 U JP 1986088755U JP 8875586 U JP8875586 U JP 8875586U JP H0248873 Y2 JPH0248873 Y2 JP H0248873Y2
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- Japan
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- liquid crystal
- signal
- crystal display
- circuit
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Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案は、演算中に表示のブランキングが行な
われる液晶表示装置に関する。
われる液晶表示装置に関する。
近年、小型電子式計算機等の表示部には、薄型
で消費電力が低い等の理由から液晶表示装置が多
く用いられている。この液晶表示装置は通常ダイ
ナミツク駆動され、例えば液晶表示装置を構成す
る第１電極及び第２電極の夫々に所定レベルの交
流電圧信号を印加し、第１電極と第２電極間の電
位差の実効値の大きさにより点灯あるいは消灯を
行なうものである。また、小型電子式計算機では
演算中に表示部がちらくのを防止するために全桁
にわたつて表示のブランキングを行なつている
が、表示部に液晶表示装置を用いた小型電子式計
算機において演算中ブランキングさせるには、先
ず液晶表示装置に与える駆動信号を停止すること
が考えられる。しかしながら、単に駆動信号を停
止したのでは液晶表示装置に直流電圧が印加され
ることになり、液晶表示装置の寿命が劣化してし
まう。そこで、液晶表示装置が点灯可能な限界周
波数以上の交流信号を与えることによりブランキ
ングさせることが考えられるが、液晶表示装置に
限界周波数以上の交流信号を与えることは液晶表
示装置の寿命の劣化及び消費電力の増大につなが
つてしまう。更に、他の方式として演算中はブラ
ンキングコードを表示バツフアに読みこませてブ
ランキングすることが考えられるが、この方式で
はマイクロプログラムのステツプ数が増大し演算
処理に要する時間が多くなり、回路全体を高集積
化した場合に制御部の占有面積が増大するという
欠点があつた。
で消費電力が低い等の理由から液晶表示装置が多
く用いられている。この液晶表示装置は通常ダイ
ナミツク駆動され、例えば液晶表示装置を構成す
る第１電極及び第２電極の夫々に所定レベルの交
流電圧信号を印加し、第１電極と第２電極間の電
位差の実効値の大きさにより点灯あるいは消灯を
行なうものである。また、小型電子式計算機では
演算中に表示部がちらくのを防止するために全桁
にわたつて表示のブランキングを行なつている
が、表示部に液晶表示装置を用いた小型電子式計
算機において演算中ブランキングさせるには、先
ず液晶表示装置に与える駆動信号を停止すること
が考えられる。しかしながら、単に駆動信号を停
止したのでは液晶表示装置に直流電圧が印加され
ることになり、液晶表示装置の寿命が劣化してし
まう。そこで、液晶表示装置が点灯可能な限界周
波数以上の交流信号を与えることによりブランキ
ングさせることが考えられるが、液晶表示装置に
限界周波数以上の交流信号を与えることは液晶表
示装置の寿命の劣化及び消費電力の増大につなが
つてしまう。更に、他の方式として演算中はブラ
ンキングコードを表示バツフアに読みこませてブ
ランキングすることが考えられるが、この方式で
はマイクロプログラムのステツプ数が増大し演算
処理に要する時間が多くなり、回路全体を高集積
化した場合に制御部の占有面積が増大するという
欠点があつた。
本考案は上記事情に鑑みてなされたもので、液
晶表示装置の寿命の劣化をきたすことなく演算中
に表示のグランキングを行なわせる液晶表示装置
を提供することを目的とする。
晶表示装置の寿命の劣化をきたすことなく演算中
に表示のグランキングを行なわせる液晶表示装置
を提供することを目的とする。
本考案は、液晶表示点灯可能な限界周波数を発
生する周波数発生手段を設け、演算中において
は、表示部を駆動する第２電極駆動部へ与えるタ
イミング信号の発生を停止させ、代わりに前記周
波数発生手段が発する周波数の信号を第２電極駆
動部へ与え、これにより第２電極駆動部から表示
部の第２電極に液晶点灯電圧以下となる２値の電
圧間を振動する交流信号を供給するようにして、
演算中の表示ブランキングを行なうようにした。
生する周波数発生手段を設け、演算中において
は、表示部を駆動する第２電極駆動部へ与えるタ
イミング信号の発生を停止させ、代わりに前記周
波数発生手段が発する周波数の信号を第２電極駆
動部へ与え、これにより第２電極駆動部から表示
部の第２電極に液晶点灯電圧以下となる２値の電
圧間を振動する交流信号を供給するようにして、
演算中の表示ブランキングを行なうようにした。
以下、本考案の一実施例につき図面を参照しな
がら詳細に説明する。なお、第１図及び第２図に
示す回路は負論理にて構成されるものとする。第
１図において１は液晶駆動用タイミング信号発生
部であり、３ビツト構成のカウンタ２、ノア回路
３及びバイナリカウンタ４よりなる。上記カウン
タ２において１ビツト目及び２ビツト目の出力が
ノア回路３に入力され、その出力が１ビツト目の
入力として与えられており、初期値の設定がなさ
れている。しかして、このカウンタ２はクロツク
aにより３相のタイミング信号ｘ，ｙ，ｚを出
力し、このタイミング信号ｘ，ｙ，ｚはデコーダ
５、第２電極駆動部６及びノア回路７に夫々与え
られ、このノア回路７の出力はアンド回路８の一
方の入力端に与えられる。また、前記ノア回路３
の出力は入力の立下りで出力を反転するバイナリ
カウンタ４に入力され、このバイナリカウンタ４
の出力i1はオア回路９の一方の入力端に送られ
る。前記カウンタ２及びバイナリカウンタ４は、
制御部（図示せず）から演算中出力され続けるリ
セツト信号によつてリセツトされる。また、１０
は分周器で所定周期の信号Ｔを分周し、例えば上
記バイナリカウンタ４の出力i1と略同様の周期の
信号i2を出力するもので、この分周器１０の出力
i2は前記アンド回路８の他方の入力端に送られ、
このアンド回路８の出力はオア回路９の他方の入
力端に送られる。そして、オア回路９の出力i0は
上記第２電極駆動部６及び電圧レベル制御回路１
１に夫々与えられる。
がら詳細に説明する。なお、第１図及び第２図に
示す回路は負論理にて構成されるものとする。第
１図において１は液晶駆動用タイミング信号発生
部であり、３ビツト構成のカウンタ２、ノア回路
３及びバイナリカウンタ４よりなる。上記カウン
タ２において１ビツト目及び２ビツト目の出力が
ノア回路３に入力され、その出力が１ビツト目の
入力として与えられており、初期値の設定がなさ
れている。しかして、このカウンタ２はクロツク
aにより３相のタイミング信号ｘ，ｙ，ｚを出
力し、このタイミング信号ｘ，ｙ，ｚはデコーダ
５、第２電極駆動部６及びノア回路７に夫々与え
られ、このノア回路７の出力はアンド回路８の一
方の入力端に与えられる。また、前記ノア回路３
の出力は入力の立下りで出力を反転するバイナリ
カウンタ４に入力され、このバイナリカウンタ４
の出力i1はオア回路９の一方の入力端に送られ
る。前記カウンタ２及びバイナリカウンタ４は、
制御部（図示せず）から演算中出力され続けるリ
セツト信号によつてリセツトされる。また、１０
は分周器で所定周期の信号Ｔを分周し、例えば上
記バイナリカウンタ４の出力i1と略同様の周期の
信号i2を出力するもので、この分周器１０の出力
i2は前記アンド回路８の他方の入力端に送られ、
このアンド回路８の出力はオア回路９の他方の入
力端に送られる。そして、オア回路９の出力i0は
上記第２電極駆動部６及び電圧レベル制御回路１
１に夫々与えられる。
一方、電源電圧VDDと接地電位GNDの間は同一
抵抗値の抵抗R1，R2，R3が直列接続されており、
これらの抵抗R1，R2，R3により分圧されV0，
V1，V2，V3の電圧レベルとして第２電極駆動部
６に与えられると共に、前記電圧レベル制御回路
１１に与えられる。この電圧レベル制御回路１１
はＰ型MOSトランジスタ（以後、Ｐ型MOSトラ
ンジスタはPMOS、Ｎ型MOSトランジスタは
NMOSと略記する。）１１１、ゲート入力がハイ
レベルの際にオン状態となる如くPMOS１１２、
NMOS１１３のソース電極、ドレイン電極夫々
が共通に接続されPMOS１１２のゲート電極に
インバータ１１４が接続されたトランスミツシヨ
ンゲート１１５、ゲート入力がローレベルの際に
オン状態となる如くPMOS１１６、NMOS１１
７が上記同様に接続されNMOS１１７のゲート
電極にインバータ１１８が接続されたトランスミ
ツシヨンゲート１１９及びNMOS１２０からな
り、前記PMOS１１１、トランスミツシヨンゲ
ート１１５，１１９及びNMOS１２０のソース
電極には夫々V0，V1，V2，V3の電圧レベルが与
えられる。そして、PMOS１１１とNMOS１２
０のドレイン電極、トランスミツシヨンゲート１
１５，１１９のドレイン電極は夫々共通に接続さ
れ、第１電極駆動部１２に接続されている。しか
して、前記オア回路９の出力i0が前記PMOS１１
１，トランジスタミツシヨンゲート１１５，１１
９及びNMOS１２０の各ゲート電極に与えられ、
i0が「１」（ローレベル）の際に電圧レベルV0，
V1，「０」（ハイレベル）の際にV2，V3が前記第
１電極駆動部１２に与えられる。
抵抗値の抵抗R1，R2，R3が直列接続されており、
これらの抵抗R1，R2，R3により分圧されV0，
V1，V2，V3の電圧レベルとして第２電極駆動部
６に与えられると共に、前記電圧レベル制御回路
１１に与えられる。この電圧レベル制御回路１１
はＰ型MOSトランジスタ（以後、Ｐ型MOSトラ
ンジスタはPMOS、Ｎ型MOSトランジスタは
NMOSと略記する。）１１１、ゲート入力がハイ
レベルの際にオン状態となる如くPMOS１１２、
NMOS１１３のソース電極、ドレイン電極夫々
が共通に接続されPMOS１１２のゲート電極に
インバータ１１４が接続されたトランスミツシヨ
ンゲート１１５、ゲート入力がローレベルの際に
オン状態となる如くPMOS１１６、NMOS１１
７が上記同様に接続されNMOS１１７のゲート
電極にインバータ１１８が接続されたトランスミ
ツシヨンゲート１１９及びNMOS１２０からな
り、前記PMOS１１１、トランスミツシヨンゲ
ート１１５，１１９及びNMOS１２０のソース
電極には夫々V0，V1，V2，V3の電圧レベルが与
えられる。そして、PMOS１１１とNMOS１２
０のドレイン電極、トランスミツシヨンゲート１
１５，１１９のドレイン電極は夫々共通に接続さ
れ、第１電極駆動部１２に接続されている。しか
して、前記オア回路９の出力i0が前記PMOS１１
１，トランジスタミツシヨンゲート１１５，１１
９及びNMOS１２０の各ゲート電極に与えられ、
i0が「１」（ローレベル）の際に電圧レベルV0，
V1，「０」（ハイレベル）の際にV2，V3が前記第
１電極駆動部１２に与えられる。
前記第２電極駆動部６は３個の第２電極駆動回
路６１，６２，６３よりなり、例えば第２電極駆
動回路６１は第２図に示す如く構成される。即
ち、PMOS６１１、ゲート入力がローレベルの
際にオン状態となる如くNMOS６１２、PMOS
６１３、インバータ６１４が前記同様に接続され
たトランスミツシヨンゲート６１５、ゲート入力
がローレベルの際にオン状態となる如くNMOS
６１６、PMOS６１７、インバータ６１８が前
記同様に接続されたトランスミツシヨンゲート６
１９及びNMOS６２０の各ソース電極には電圧
レベルV0，V1，V2，V3が夫々加えられ、各ゲー
ト電極にはノア回路６２１，６２２，６２３及び
ナンド回路６２４の各出力が夫々加えられてい
る。そして、ノア回路６２１の一方の入力端には
タイミング信号ｘがインバータ６２５を介し与え
られ、ノア回路６２２、６２３及びナンド回路６
２４の一方の入力端には直接与えられる。また、
ノア回路６２２の他方の入力端には前記オア回路
９の出力i0がインバータ６２６を介し与えられ、
ノア回路６２１，６２３及びナンド回路６２４の
他方の入力端には直接与えられる。しかして、前
記PMOS６１１、トランスミツシヨンゲート６
１５，６１９及PMOS６２０の各ドレイン電極
は共通接続され、その出力は第２電極駆動信号Ｘ
として後述する液晶表示装置１３に印加される。
なお詳縮な説明は略すが第２電極駆動回路６２，
６３は上記第２電極駆動回路６１と同様に構成さ
れ、第２電極駆動回路６２はタイミング信号ｙ，
i0に従つて第２電極駆動信号Ｙを、第２電極駆動
回路６３はタイミング信号ｚ，i0に従つて第２電
極駆動信号Ｚを夫々液晶表示装置１３に出力す
る。この液晶表示装置１３は第３図ａに示す如く
例えば８桁の日の字状の第１電極が形成された第
１電極基板１３１と第３図ｂに示す如く第１電極
に対向して８桁分第２電極が形成された第２電極
基板１３２からなり、１／３バイアス−１／３デ
ユテイ方式にて駆動される。
路６１，６２，６３よりなり、例えば第２電極駆
動回路６１は第２図に示す如く構成される。即
ち、PMOS６１１、ゲート入力がローレベルの
際にオン状態となる如くNMOS６１２、PMOS
６１３、インバータ６１４が前記同様に接続され
たトランスミツシヨンゲート６１５、ゲート入力
がローレベルの際にオン状態となる如くNMOS
６１６、PMOS６１７、インバータ６１８が前
記同様に接続されたトランスミツシヨンゲート６
１９及びNMOS６２０の各ソース電極には電圧
レベルV0，V1，V2，V3が夫々加えられ、各ゲー
ト電極にはノア回路６２１，６２２，６２３及び
ナンド回路６２４の各出力が夫々加えられてい
る。そして、ノア回路６２１の一方の入力端には
タイミング信号ｘがインバータ６２５を介し与え
られ、ノア回路６２２、６２３及びナンド回路６
２４の一方の入力端には直接与えられる。また、
ノア回路６２２の他方の入力端には前記オア回路
９の出力i0がインバータ６２６を介し与えられ、
ノア回路６２１，６２３及びナンド回路６２４の
他方の入力端には直接与えられる。しかして、前
記PMOS６１１、トランスミツシヨンゲート６
１５，６１９及PMOS６２０の各ドレイン電極
は共通接続され、その出力は第２電極駆動信号Ｘ
として後述する液晶表示装置１３に印加される。
なお詳縮な説明は略すが第２電極駆動回路６２，
６３は上記第２電極駆動回路６１と同様に構成さ
れ、第２電極駆動回路６２はタイミング信号ｙ，
i0に従つて第２電極駆動信号Ｙを、第２電極駆動
回路６３はタイミング信号ｚ，i0に従つて第２電
極駆動信号Ｚを夫々液晶表示装置１３に出力す
る。この液晶表示装置１３は第３図ａに示す如く
例えば８桁の日の字状の第１電極が形成された第
１電極基板１３１と第３図ｂに示す如く第１電極
に対向して８桁分第２電極が形成された第２電極
基板１３２からなり、１／３バイアス−１／３デ
ユテイ方式にて駆動される。
しかして、前記デコーダ５に表示用データが１
桁毎に送られデコードされ、ｘ，ｙ，ｚいずれか
のタイミングでタイミング信号t1〜t3によりシリ
アルデータに変換される。そして、このシリアル
データは例えば24ビツトからなるシフトレジスタ
１４にクロツクbで順次読み込まれ、８桁分読
み込まれた後、クロツクcによりバツフア１５に
パラレルに読み込まれ、第１電極駆動部１２に与
えられる。第１電極駆動部１２では、バツフア１
５から与えられたデータに基づき第１電極駆動信
号a1〜c8を作成し、液晶表示装置１３に与え所定
の表示が行なわれる。
桁毎に送られデコードされ、ｘ，ｙ，ｚいずれか
のタイミングでタイミング信号t1〜t3によりシリ
アルデータに変換される。そして、このシリアル
データは例えば24ビツトからなるシフトレジスタ
１４にクロツクbで順次読み込まれ、８桁分読
み込まれた後、クロツクcによりバツフア１５に
パラレルに読み込まれ、第１電極駆動部１２に与
えられる。第１電極駆動部１２では、バツフア１
５から与えられたデータに基づき第１電極駆動信
号a1〜c8を作成し、液晶表示装置１３に与え所定
の表示が行なわれる。
次に、上記の如く構成された本考案の動作につ
いて説明する。先ず、液晶駆動用タイミング信号
発生部１において、カウンタ２は第４図ａに示す
如きクロツクaにより第４図ｂ〜ｄに示す如き
３相のタイミング信号ｘ，ｙ，ｚを出力し、バイ
ナリカウンタ４は第４図ｅに示す如く上記タイミ
ング信号ｚの立ち下りの際に反転する信号i1を出
力する。今、表示中とするとリセツト信号は出力
しておらず、ノア回路７の出力は「０」でアンド
回路８は閉じられ、オア回路９からは信号i0とし
てバイナリカウンタ４の出力i1が出力する。従つ
て、第２電極駆動部６では、タイミング信号ｘ，
ｙ，ｚ、信号i1、及び電圧レベルV0〜V3により
第４図ｆ〜ｈに示す如き第２電極駆動信号Ｘ，
Ｙ，Ｚを作成し、液晶表示装置１３の第２電極に
常時印加される。そして、第１電極駆動部１２で
は第２電極駆動信号Ｘ，Ｙ，Ｚ夫々のタイミング
で第１電極駆動信号a1〜c8を作成し、液晶表示装
置１３において所定の表示が行なわれる。
いて説明する。先ず、液晶駆動用タイミング信号
発生部１において、カウンタ２は第４図ａに示す
如きクロツクaにより第４図ｂ〜ｄに示す如き
３相のタイミング信号ｘ，ｙ，ｚを出力し、バイ
ナリカウンタ４は第４図ｅに示す如く上記タイミ
ング信号ｚの立ち下りの際に反転する信号i1を出
力する。今、表示中とするとリセツト信号は出力
しておらず、ノア回路７の出力は「０」でアンド
回路８は閉じられ、オア回路９からは信号i0とし
てバイナリカウンタ４の出力i1が出力する。従つ
て、第２電極駆動部６では、タイミング信号ｘ，
ｙ，ｚ、信号i1、及び電圧レベルV0〜V3により
第４図ｆ〜ｈに示す如き第２電極駆動信号Ｘ，
Ｙ，Ｚを作成し、液晶表示装置１３の第２電極に
常時印加される。そして、第１電極駆動部１２で
は第２電極駆動信号Ｘ，Ｙ，Ｚ夫々のタイミング
で第１電極駆動信号a1〜c8を作成し、液晶表示装
置１３において所定の表示が行なわれる。
しかして、演算中には制御部よりリセツト信号
が出力され続け、カウンタ２及びバイナリカウン
タ４はリセツトされている。従つて、バイナリカ
ウンタ４の出力i1、カウンタ２の出力ｘ，ｙ，ｚ
は常に「０」となり、ノア回路７の出力は「１」
となつてアンド回路８が開かれる。そのため、第
４図ｉに示す如くi1と略同様の周期を有する分周
器１０の出力にi2が、オア回路９の出力i0として
第２電極駆動部６及び電圧レベル制御部１１に与
えられる。このとき、例えば第２電極駆動回路６
１ではタイミング信号ｘが「０」であるため
PMOS６１１、NMOS６２０は常にオフ状態と
なるため、第２電極駆動信号Ｘは信号i2と同周期
で電圧レベルV1，V2の間で振動する交流信号と
なる。他の第２電極駆動回路６２，６３において
も同様で、結局第２電極駆動信号Ｘ，Ｙ，Ｚは第
４図ｊに示す如く信号i2と同様の周期をもつて電
圧レベルV1，V2間を振動する交流信号となる。
また、第１電極駆動部１２には表示中と同様に所
定の電圧レベルが与えられ、所定の第１電極駆動
信号が液晶表示装置１３に印加される。このよう
に演算中の場合、第２電極駆動信号Ｘ，Ｙ，Ｚは
電圧レベルV1，V2間を振動する交流信号となる
ため、液晶表示装置１３の第１電極及び第２電極
間の電位差の実効値は液晶の点灯電圧を越えるこ
とがなく、何の表示も行なわれない。また、上記
第２電極駆動信号Ｘ，Ｙ，Ｚは分周器１０の出力
i2と同じ周期、即ち、表示中におけるバイナリカ
ウンタ４の出力i1と同様の周期の交流信号となる
ため、液晶表示装置１３は寿命の劣化をきたすこ
とがなく、更に第１電極駆動部１２には表示中と
同様に所定の1/3バイアスの電圧レベルが与えら
れているため、演算終了後表示する際の応答の速
さに支障をきたすことがない。
が出力され続け、カウンタ２及びバイナリカウン
タ４はリセツトされている。従つて、バイナリカ
ウンタ４の出力i1、カウンタ２の出力ｘ，ｙ，ｚ
は常に「０」となり、ノア回路７の出力は「１」
となつてアンド回路８が開かれる。そのため、第
４図ｉに示す如くi1と略同様の周期を有する分周
器１０の出力にi2が、オア回路９の出力i0として
第２電極駆動部６及び電圧レベル制御部１１に与
えられる。このとき、例えば第２電極駆動回路６
１ではタイミング信号ｘが「０」であるため
PMOS６１１、NMOS６２０は常にオフ状態と
なるため、第２電極駆動信号Ｘは信号i2と同周期
で電圧レベルV1，V2の間で振動する交流信号と
なる。他の第２電極駆動回路６２，６３において
も同様で、結局第２電極駆動信号Ｘ，Ｙ，Ｚは第
４図ｊに示す如く信号i2と同様の周期をもつて電
圧レベルV1，V2間を振動する交流信号となる。
また、第１電極駆動部１２には表示中と同様に所
定の電圧レベルが与えられ、所定の第１電極駆動
信号が液晶表示装置１３に印加される。このよう
に演算中の場合、第２電極駆動信号Ｘ，Ｙ，Ｚは
電圧レベルV1，V2間を振動する交流信号となる
ため、液晶表示装置１３の第１電極及び第２電極
間の電位差の実効値は液晶の点灯電圧を越えるこ
とがなく、何の表示も行なわれない。また、上記
第２電極駆動信号Ｘ，Ｙ，Ｚは分周器１０の出力
i2と同じ周期、即ち、表示中におけるバイナリカ
ウンタ４の出力i1と同様の周期の交流信号となる
ため、液晶表示装置１３は寿命の劣化をきたすこ
とがなく、更に第１電極駆動部１２には表示中と
同様に所定の1/3バイアスの電圧レベルが与えら
れているため、演算終了後表示する際の応答の速
さに支障をきたすことがない。
なお、上記実施例では分周器１０の出力i2をバ
イナリカウンタ４の出力i1と略同様の周期とした
が、このi2は液晶の限界周波数以下の周期を持つ
た信号であればよい。
イナリカウンタ４の出力i1と略同様の周期とした
が、このi2は液晶の限界周波数以下の周期を持つ
た信号であればよい。
また、上記実施例における表示用データの処理
方法及び液晶表示装置１３の駆動方式等は実施例
として示したものに限定されることはなく、他の
処理方式あるいは1/3バイアス以上で他のデユー
テイ方式でもよく、その他本考案の要旨を逸脱し
ない範囲で種々変更可能である。
方法及び液晶表示装置１３の駆動方式等は実施例
として示したものに限定されることはなく、他の
処理方式あるいは1/3バイアス以上で他のデユー
テイ方式でもよく、その他本考案の要旨を逸脱し
ない範囲で種々変更可能である。
以上詳細に説明した如く、本考案は液晶表示装
置を構成する第２電極に、演算中は液晶が点灯可
能な限界周波数以下の周波数をもち、液晶にバイ
アス電圧として印加される所定の電圧レベルの中
間の電圧レベルにおいて振動する交流信号を第２
電極駆動信号として印加するのである。そのた
め、第１電極に印加される第１電極駆動信号にか
かわらず、液晶表示装置の第１電極と第２電極間
の電位差の実効値の大きさは液晶の点灯電圧以上
になることがなく、演算中は表示のプランキング
が行なわれる。従つて、本考案によれば、液晶が
点灯可能な限界周波数以下の周波数信号を発する
分周器、演算時にタイミング信号と周波数信号を
切換える回路、周波数信号を入力し液晶非点灯と
なる中間レベルの電圧値による信号を発生する回
路を設けることにより液晶表示装置の寿命の劣化
及び消費電力の増大をきたすことがなく演算中の
表示のブランキングを行なうことが可能となり、
また回路全体を高集積化した際にも制御部の占有
面積が増大することがない等種々の効果を奏す
る。
置を構成する第２電極に、演算中は液晶が点灯可
能な限界周波数以下の周波数をもち、液晶にバイ
アス電圧として印加される所定の電圧レベルの中
間の電圧レベルにおいて振動する交流信号を第２
電極駆動信号として印加するのである。そのた
め、第１電極に印加される第１電極駆動信号にか
かわらず、液晶表示装置の第１電極と第２電極間
の電位差の実効値の大きさは液晶の点灯電圧以上
になることがなく、演算中は表示のプランキング
が行なわれる。従つて、本考案によれば、液晶が
点灯可能な限界周波数以下の周波数信号を発する
分周器、演算時にタイミング信号と周波数信号を
切換える回路、周波数信号を入力し液晶非点灯と
なる中間レベルの電圧値による信号を発生する回
路を設けることにより液晶表示装置の寿命の劣化
及び消費電力の増大をきたすことがなく演算中の
表示のブランキングを行なうことが可能となり、
また回路全体を高集積化した際にも制御部の占有
面積が増大することがない等種々の効果を奏す
る。
第１図は本考案の一実施例を示すブロツク回路
図、第２図は同実施例における第２電極駆動回路
６１の回路図、第３図ａ，ｂは同実施例における
液晶表示装置１３の第１電極基板１３１及び第２
電極基板１３２の電極構成を示す図及び第４図は
同実施例の動作を説明するための各部波形図であ
る。 １……液晶駆動用タイミング信号発生部、６…
…第２電極駆動部、１０……分周器、１１……電
圧レベル制御部、１２……第１電極駆動部、１３
……液晶表示装置。
図、第２図は同実施例における第２電極駆動回路
６１の回路図、第３図ａ，ｂは同実施例における
液晶表示装置１３の第１電極基板１３１及び第２
電極基板１３２の電極構成を示す図及び第４図は
同実施例の動作を説明するための各部波形図であ
る。 １……液晶駆動用タイミング信号発生部、６…
…第２電極駆動部、１０……分周器、１１……電
圧レベル制御部、１２……第１電極駆動部、１３
……液晶表示装置。
Claims (1)
- 【実用新案登録請求の範囲】 第１電極及び第２電極を備え電極間の電位差の
実効値の大きさにより点灯される液晶表示手段
と、 この液晶表示手段の駆動に用いられる少なくと
も４値の電圧を供給する電圧供給手段と、 上記液晶表示装置が点灯可能な限界周波数以下
の周波数信号を発生する周波数信号発生手段と、 駆動電圧波形を形成するためのタイミング信号
を発生するタイミング信号発生手段と、 このタイミング信号発生手段の発生するタイミ
ング信号により表示データを読込み、上記電圧供
給手段が供給する電圧値を有する表示選択信号に
変換して上記第１電極に送出する第１電極駆動手
段と、 上記タイミング信号発生手段の出力信号により
上記周波数信号発生手段の出力を禁止するゲート
手段と、 少なくとも演算中は上記タイミング信号発生手
段の動作を停止させる制御手段と、 この制御手段の非動作中は上記タイミング信号
発生手段からタイミング信号を受け、表示走査信
号を上記第２電極に与え、上記制御手段の動作中
は、上記周波数信号発生手段が発生する周波数信
号を上記ゲート手段を介して受け、上記電圧供給
手段が供給する電圧から液晶非点灯となる中間レ
ベルの電圧値を選択して上記第２電極に与える第
２電極駆動手段とを具備したことを特徴とする液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986088755U JPH0248873Y2 (ja) | 1986-06-11 | 1986-06-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986088755U JPH0248873Y2 (ja) | 1986-06-11 | 1986-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629296U JPS629296U (ja) | 1987-01-20 |
| JPH0248873Y2 true JPH0248873Y2 (ja) | 1990-12-21 |
Family
ID=30947132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986088755U Expired JPH0248873Y2 (ja) | 1986-06-11 | 1986-06-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0248873Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723270B2 (ja) * | 1972-01-31 | 1982-05-18 | ||
| JPS581461B2 (ja) * | 1974-02-25 | 1983-01-11 | シャープ株式会社 | 電子機器 |
-
1986
- 1986-06-11 JP JP1986088755U patent/JPH0248873Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629296U (ja) | 1987-01-20 |
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