JPH0248910B2 - - Google Patents
Info
- Publication number
- JPH0248910B2 JPH0248910B2 JP55156214A JP15621480A JPH0248910B2 JP H0248910 B2 JPH0248910 B2 JP H0248910B2 JP 55156214 A JP55156214 A JP 55156214A JP 15621480 A JP15621480 A JP 15621480A JP H0248910 B2 JPH0248910 B2 JP H0248910B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel unit
- gate
- transistor
- pixel
- gate line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
本発明は、アクテイブ・マトリクス・パネル駆
動用集積回路（以下アクテイブ・マトリクス基板
とする）のゲート・ラインを一直線化することに
関する。
動用集積回路（以下アクテイブ・マトリクス基板
とする）のゲート・ラインを一直線化することに
関する。
第１図にアクテイブ・マトリス基板上で、マト
リクス状に配列している個々のスイツチング・ト
ランジスタ及びデータ保持用コンデンサから成る
素子部の概略図を示す。図中点線３で囲まれた所
が素子部であり、スイツチング・トランジスタ４
とデータ保持用コンデンサ５と液晶駆動用電極及
び液晶６により横方向及び縦方向に繰り返しマト
リクス状に構成されている。基本的な動作は、ゲ
ート・ライン１の信号によりスイツチング・トラ
ンジスタのON・OFFを制御し、スイツチング・
トランジスタがONした時に、ソース・ライン２
の電圧をチヤンネル部を介してドレインに接続さ
れるデータ保持用コンデンサにチヤージし、
OFFの時には、コンデンサに蓄えられた電荷を、
次にトランジスタがONするまでの時間、ホール
ドするものである。
リクス状に配列している個々のスイツチング・ト
ランジスタ及びデータ保持用コンデンサから成る
素子部の概略図を示す。図中点線３で囲まれた所
が素子部であり、スイツチング・トランジスタ４
とデータ保持用コンデンサ５と液晶駆動用電極及
び液晶６により横方向及び縦方向に繰り返しマト
リクス状に構成されている。基本的な動作は、ゲ
ート・ライン１の信号によりスイツチング・トラ
ンジスタのON・OFFを制御し、スイツチング・
トランジスタがONした時に、ソース・ライン２
の電圧をチヤンネル部を介してドレインに接続さ
れるデータ保持用コンデンサにチヤージし、
OFFの時には、コンデンサに蓄えられた電荷を、
次にトランジスタがONするまでの時間、ホール
ドするものである。
前記第１図の素子部を実現する為に、Si基板上
に形成した従来のパターンを第２図に示す。図中
１はゲート・ラインで多結晶シリコンで形成され
２はソース・ラインでAlで形成されている。３
はスイツチング・トランジスタ、４はデータ保持
用コンデンサである。各スイツチング・トランジ
スタは、ゲート・ラインとソース・ラインの交点
にあり、ドレインから多結晶シリコンとSi基板及
び薄いSi酸化膜で成るコンデンサにAlで接続さ
れている。実際のアクテイブ・マトリクス基板に
於いては、このパターンが横方向及び縦方向に少
なくとも200回以上繰り返しパターニングされる。
したがつて、ゲート・ラインとソース・ライン及
び素子部に１ケ所でもリークが発生すると、ライ
ン欠陥及び素子欠陥となり、このようなアクテイ
ブ・マトリクス基板は不良とされる。しかし、歩
留りとのかねあいから不良となつたチツプの欠陥
場所を切断して、良品チツプに修正することが可
能である為に、ゲート・ライン及びソース・ライ
ンから枝わかれして、スイツチング・トランジス
タのソースとのコンタクト及びゲートを形成して
いる。実際にチツプを測定したデータによると、
ソース・ラインに関しては、各素子のソース拡散
領域との接続の為、フイールド酸化膜に穴を開か
なければならないので、コンタクト・ホール周辺
でリークとなる欠陥が発生し易いことから、メイ
ン・ラインから枝わかれしたメリツトは大きいと
いえる。しかし、ゲート・ラインに於いては、フ
イールド酸化膜上に形成すると共に、チヤンネル
部でも、ゲート酸化膜を介していることからリー
クとなる欠陥の発生率がソース・ラインに比べて
充分低い。その結果メイン・ラインからチヤンネ
ル部へ枝わかれしたメリツトはほとんど無いとい
える。逆にゲート・ラインを形成する多結晶シリ
コンの面積が大きい為に欠陥が発生し易くなると
いうデメリツトの方が大きい。更に多結晶シリコ
ンのホト・エツチ工程では、既成のSiゲート集積
回路のそれとの互換性が極めて低く、10μm寸法
の多結晶シリコンを３〜４cmも、第２図のゲー
ト・ラインのパターンで形成すると、メイン・ラ
インからチヤンネル部へ枝わかれする多結晶シリ
コンパターンをエツチングする為に形成するホ
ト・レジストのハガレが発生し、多結晶シリコン
のパターン不良が発生し易くなる欠点がある。既
成のSiゲート技術によつて、チツプの歩留り向上
を目ざすならば、ゲート・ラインパターンの改善
が望まれる。更に従来のゲート・ラインパターン
では、チヤンネル部のゲート多結晶シリコンとデ
ータ保持用コンデンサを形成する多結晶シリコン
との絶縁の為に、その間に数μmから10数μmの間
隔を設ける必要があり、コンデンサの容量を大き
くすることができないという欠点がある。コンデ
ンサに蓄えられた電荷によつて、液晶を駆動する
ので、スイツチング・トランジスタが初めONし
てから次にONするまでの時間は、コンデンサに
於いて電荷をホールドする必要がある。しかし、
コンデンサの一方の電極である多結晶シリコンと
Si基板間のリーク及びトレイン・ジヤクシヨンで
のリークを考慮すると、従来のコンデンサの容量
ではマージンが少なく、電荷のホールド時間中内
に、電圧が低下し、安定に液晶を駆動することが
困難であつた。
に形成した従来のパターンを第２図に示す。図中
１はゲート・ラインで多結晶シリコンで形成され
２はソース・ラインでAlで形成されている。３
はスイツチング・トランジスタ、４はデータ保持
用コンデンサである。各スイツチング・トランジ
スタは、ゲート・ラインとソース・ラインの交点
にあり、ドレインから多結晶シリコンとSi基板及
び薄いSi酸化膜で成るコンデンサにAlで接続さ
れている。実際のアクテイブ・マトリクス基板に
於いては、このパターンが横方向及び縦方向に少
なくとも200回以上繰り返しパターニングされる。
したがつて、ゲート・ラインとソース・ライン及
び素子部に１ケ所でもリークが発生すると、ライ
ン欠陥及び素子欠陥となり、このようなアクテイ
ブ・マトリクス基板は不良とされる。しかし、歩
留りとのかねあいから不良となつたチツプの欠陥
場所を切断して、良品チツプに修正することが可
能である為に、ゲート・ライン及びソース・ライ
ンから枝わかれして、スイツチング・トランジス
タのソースとのコンタクト及びゲートを形成して
いる。実際にチツプを測定したデータによると、
ソース・ラインに関しては、各素子のソース拡散
領域との接続の為、フイールド酸化膜に穴を開か
なければならないので、コンタクト・ホール周辺
でリークとなる欠陥が発生し易いことから、メイ
ン・ラインから枝わかれしたメリツトは大きいと
いえる。しかし、ゲート・ラインに於いては、フ
イールド酸化膜上に形成すると共に、チヤンネル
部でも、ゲート酸化膜を介していることからリー
クとなる欠陥の発生率がソース・ラインに比べて
充分低い。その結果メイン・ラインからチヤンネ
ル部へ枝わかれしたメリツトはほとんど無いとい
える。逆にゲート・ラインを形成する多結晶シリ
コンの面積が大きい為に欠陥が発生し易くなると
いうデメリツトの方が大きい。更に多結晶シリコ
ンのホト・エツチ工程では、既成のSiゲート集積
回路のそれとの互換性が極めて低く、10μm寸法
の多結晶シリコンを３〜４cmも、第２図のゲー
ト・ラインのパターンで形成すると、メイン・ラ
インからチヤンネル部へ枝わかれする多結晶シリ
コンパターンをエツチングする為に形成するホ
ト・レジストのハガレが発生し、多結晶シリコン
のパターン不良が発生し易くなる欠点がある。既
成のSiゲート技術によつて、チツプの歩留り向上
を目ざすならば、ゲート・ラインパターンの改善
が望まれる。更に従来のゲート・ラインパターン
では、チヤンネル部のゲート多結晶シリコンとデ
ータ保持用コンデンサを形成する多結晶シリコン
との絶縁の為に、その間に数μmから10数μmの間
隔を設ける必要があり、コンデンサの容量を大き
くすることができないという欠点がある。コンデ
ンサに蓄えられた電荷によつて、液晶を駆動する
ので、スイツチング・トランジスタが初めONし
てから次にONするまでの時間は、コンデンサに
於いて電荷をホールドする必要がある。しかし、
コンデンサの一方の電極である多結晶シリコンと
Si基板間のリーク及びトレイン・ジヤクシヨンで
のリークを考慮すると、従来のコンデンサの容量
ではマージンが少なく、電荷のホールド時間中内
に、電圧が低下し、安定に液晶を駆動することが
困難であつた。
本発明はかかる欠点を除去したもので、その目
的は第１にゲート・ラインで発生する欠陥を減少
させることと、第２にデータ保持用コンデンサの
容量を、素子部のサイズを変えることなく増加さ
せることである。以下実施例に基づいて本発明を
詳しく説明する。
的は第１にゲート・ラインで発生する欠陥を減少
させることと、第２にデータ保持用コンデンサの
容量を、素子部のサイズを変えることなく増加さ
せることである。以下実施例に基づいて本発明を
詳しく説明する。
第３図に本発明による実施例を示す。図中の番
号は第２図と共通であり、ここでは省略する。本
実施例は、ゲート・ラインを一直線化して、スイ
ツチング・トランジスタのチヤンネル部がゲー
ト・ラインの直下になるパターンにするものであ
る。ゲート・ラインは従来に比べて面積が減少す
るので、欠陥発生率は従来の2/3〜1/2になる。ゲ
ート・ラインの欠陥発生率は基本的に低いが、本
実施例によつてさらにゼロ欠陥に近づけることが
可能である。また、単純な多結晶シリコンの線な
ので既成のSiゲート技術でもパターニングが容易
に行なうことができる。更に、多結晶シリコンに
よるゲートチヤンネル部の枝わかれがなくなつた
為に、コンデンサを形成する多結晶シリコンの面
積を増加することができる。図を見れば明らかな
ように、面積が約３割増加するので、面積に比例
して容易に約３割増加する。
号は第２図と共通であり、ここでは省略する。本
実施例は、ゲート・ラインを一直線化して、スイ
ツチング・トランジスタのチヤンネル部がゲー
ト・ラインの直下になるパターンにするものであ
る。ゲート・ラインは従来に比べて面積が減少す
るので、欠陥発生率は従来の2/3〜1/2になる。ゲ
ート・ラインの欠陥発生率は基本的に低いが、本
実施例によつてさらにゼロ欠陥に近づけることが
可能である。また、単純な多結晶シリコンの線な
ので既成のSiゲート技術でもパターニングが容易
に行なうことができる。更に、多結晶シリコンに
よるゲートチヤンネル部の枝わかれがなくなつた
為に、コンデンサを形成する多結晶シリコンの面
積を増加することができる。図を見れば明らかな
ように、面積が約３割増加するので、面積に比例
して容易に約３割増加する。
以上のような構成とすることによつて、以下の
ような効果が得られる。
ような効果が得られる。
すなわち、
(a) ゲートラインを枝分かれさせることなく、直
線化することにより、ゲートラインの面積が減
少し、さらにパターニングが単純で容易となる
ので、ゲートラインに発生する欠陥を著しく減
少させることができる。
線化することにより、ゲートラインの面積が減
少し、さらにパターニングが単純で容易となる
ので、ゲートラインに発生する欠陥を著しく減
少させることができる。
(b) データ保持用のコンデンサの面積をスイツチ
ング素子の面積を変えずに増加させることがで
きるので、表示面積を増大でき、開口率を大幅
に向上できる。
ング素子の面積を変えずに増加させることがで
きるので、表示面積を増大でき、開口率を大幅
に向上できる。
(c) 配線抵抗および配線容量を減少できるので、
表示装置の画面全体の大型を実現できる。
表示装置の画面全体の大型を実現できる。
(d) 配線面積が減少するので、液晶に不要な直流
電界を印加せずにすみ、信頼性が向上し、液晶
の寿命を延ばせる。
電界を印加せずにすみ、信頼性が向上し、液晶
の寿命を延ばせる。
(e) データ保持用のコンデンサの容量を増加させ
ることができるので、ドレイン・ジヤンクシヨ
ンのリーク及び、多結晶シリコンと基板間のリ
ークによる電荷のデイス・チヤージを考慮して
も、液晶を駆動するのに十分な電荷をホールド
することが可能で、容量マージンの大きいアク
テイブマトリクス型液晶装置が実現できる。
ることができるので、ドレイン・ジヤンクシヨ
ンのリーク及び、多結晶シリコンと基板間のリ
ークによる電荷のデイス・チヤージを考慮して
も、液晶を駆動するのに十分な電荷をホールド
することが可能で、容量マージンの大きいアク
テイブマトリクス型液晶装置が実現できる。
第１図はスイツチング・トランジスタとコンデ
ンサから成る素子部の概略図である。第２図は従
来の素子部のパターンである。第３図は本発明に
よる素子部のパターンである。
ンサから成る素子部の概略図である。第２図は従
来の素子部のパターンである。第３図は本発明に
よる素子部のパターンである。
Claims (1)
- １ 一対の基板内に液晶が封入され、該基板の一
方の基板上には、マトリクス状に配列された画素
電極、該画素電極に接続されてなるトランジス
タ、該トランジスタのソース電極にデータ信号を
供給してなるデータ線、該トランジスタのゲート
電極にゲート信号を供給してなるゲート線からな
る複数の画素単位を有する液晶表示装置におい
て、チヤンネル領域が第１のゲート線の線幅方向
に該第１のゲート線と交差するように形成されて
おり、かつ第１の画素単位と第２の画素単位にま
たがつて形成された第１のトランジスタ、該第１
のトランジスタの該第１の画素単位に位置するド
レインと接続された該第１の画素単位に位置して
なる該画素電極、チヤンネル領域が第２のゲート
線の線幅方向に該第２のゲート線と交差するよう
に形成されており、かつ該第２の画素単位と第３
の画素単位にまたがつて形成された第２のトラン
ジスタ、該データ線に接続され該第２の画素単位
に位置する該第２のトランジスタのソース電極、
該第２のトランジスタの該第２の画素単位に位置
するドレインと接続された該第２の画素単位に位
置してなる該画素電極を有してなることを特徴と
する液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156214A JPS5779992A (en) | 1980-11-06 | 1980-11-06 | Integrated circuit for driving active matrix panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156214A JPS5779992A (en) | 1980-11-06 | 1980-11-06 | Integrated circuit for driving active matrix panel |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21342691A Division JPH0816750B2 (ja) | 1991-08-26 | 1991-08-26 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5779992A JPS5779992A (en) | 1982-05-19 |
| JPH0248910B2 true JPH0248910B2 (ja) | 1990-10-26 |
Family
ID=15622849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55156214A Granted JPS5779992A (en) | 1980-11-06 | 1980-11-06 | Integrated circuit for driving active matrix panel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5779992A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848907B2 (ja) * | 1978-01-20 | 1983-10-31 | 松下電器産業株式会社 | 画像表示装置 |
| JPS603702B2 (ja) * | 1979-09-03 | 1985-01-30 | 株式会社日立製作所 | 体導体メモリ |
-
1980
- 1980-11-06 JP JP55156214A patent/JPS5779992A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5779992A (en) | 1982-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4808983A (en) | Flat-panel display and a process for its manufacture | |
| KR100596143B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| US6025891A (en) | Liquid crystal display device | |
| CN101364017B (zh) | 薄膜晶体管基板及其制造方法、液晶显示装置及其驱动方法 | |
| US7714974B2 (en) | Liquid crystal display device and method of fabricating the same | |
| US5159477A (en) | Active matrix display device having additional capacitors connected to switching elements and additional capacitor common line | |
| US6639634B1 (en) | Repairable LCD and its manufacture | |
| US6781403B2 (en) | Liquid crystal display panel for testing line on glass type signal lines | |
| JPS60216377A (ja) | 液晶表示器 | |
| US7750884B2 (en) | Method and apparatus of driving liquid crystal display device | |
| US6404466B1 (en) | Thin film transistor array for liquid crystal display (LCD) apparatus | |
| KR100940987B1 (ko) | 액정표시장치 | |
| KR100942836B1 (ko) | 액정표시장치의 구동장치 및 방법 | |
| JPS63222443A (ja) | 薄膜トランジスタマトリツクスアレイ | |
| JPS61153619A (ja) | 薄膜トランジスタ− | |
| US20030117564A1 (en) | Liquid crystal display panel of line on glass type and method of fabricating the same | |
| JPH0248910B2 (ja) | ||
| KR100914782B1 (ko) | 박막트랜지스터 기판과 이를 이용한 액정표시장치 | |
| KR101048983B1 (ko) | 부분 결정화된 박막트랜지스터를 구비한 액정표시장치 및그 제조방법 | |
| KR100477131B1 (ko) | 액정 표시 장치의 화소 수리 방법 | |
| JPH05307182A (ja) | 液晶表示装置 | |
| KR100843478B1 (ko) | 라인 온 글래스형 액정패널 및 그 제조방법 | |
| KR20030095905A (ko) | 라인 온 글래스형 액정패널 및 그 제조방법 | |
| US7057592B2 (en) | Liquid crystal display device and driving method thereof | |
| JPH0750278B2 (ja) | 液晶表示装置 |