JPS603702B2 - 体導体メモリ - Google Patents
体導体メモリInfo
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- JPS603702B2 JPS603702B2 JP54111768A JP11176879A JPS603702B2 JP S603702 B2 JPS603702 B2 JP S603702B2 JP 54111768 A JP54111768 A JP 54111768A JP 11176879 A JP11176879 A JP 11176879A JP S603702 B2 JPS603702 B2 JP S603702B2
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- Japan
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- memory
- data line
- fet
- data lines
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリにおけるメモリアレーの構成に関
するもである。
するもである。
従来１ケのトランジスタで１ビット構成するメモリ、た
とえばＭＯＳ（Ｍｅね１−Ｏｘｉｄｅ−Ｓｅｍｉｃ−ｏ
ｎｄ肌ｔｏｒ）メモリでは第１図，第２図のような回路
が採用されていた。
とえばＭＯＳ（Ｍｅね１−Ｏｘｉｄｅ−Ｓｅｍｉｃ−ｏ
ｎｄ肌ｔｏｒ）メモリでは第１図，第２図のような回路
が採用されていた。
すなわち第１図において、たとえばメモリセルＭＣｏを
読み出す場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミーワード線ＤＷ，に同時にパルスを印加し
、メモリセルＭＣｏとＤＭ，からの読み出し信号として
、２本のデータ線Ｄｏ，Ｄｏに現われる微少な差動信号
出力を、プリアンプＰＡｏのセット信号Ｓｅｔをオンに
することによってプリアンプＰＡｏを動作させて増幅し
、Ｄｏ，Ｄｏ のいずれか一方のデータ線に現われた電
圧を検出して情報“１”，“０”を弁別していた。ここ
で差動信号出力が発生する理由は以下の通りである。ダ
ミーセルＤＭ，の容量Ｃｏに記憶されている電圧は、メ
モリセルＣｏに記憶されている情報“１”，“０”に対
応した電圧のほぼ中間に設定されるから、ダミーセルの
読み出いこよりデータ線に現われる電圧はメモリセルの
“１”，“０”謙み出しによるデータ線電圧のほぼ中間
となる。従って、この中間値と“１”，“０”出力との
差が極性の異なる差動信号出力となる。
読み出す場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミーワード線ＤＷ，に同時にパルスを印加し
、メモリセルＭＣｏとＤＭ，からの読み出し信号として
、２本のデータ線Ｄｏ，Ｄｏに現われる微少な差動信号
出力を、プリアンプＰＡｏのセット信号Ｓｅｔをオンに
することによってプリアンプＰＡｏを動作させて増幅し
、Ｄｏ，Ｄｏ のいずれか一方のデータ線に現われた電
圧を検出して情報“１”，“０”を弁別していた。ここ
で差動信号出力が発生する理由は以下の通りである。ダ
ミーセルＤＭ，の容量Ｃｏに記憶されている電圧は、メ
モリセルＣｏに記憶されている情報“１”，“０”に対
応した電圧のほぼ中間に設定されるから、ダミーセルの
読み出いこよりデータ線に現われる電圧はメモリセルの
“１”，“０”謙み出しによるデータ線電圧のほぼ中間
となる。従って、この中間値と“１”，“０”出力との
差が極性の異なる差動信号出力となる。
第２図は第１図に示す回路を複数個（例えばここでは６
４ケ）は１チップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
４ケ）は１チップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
図中白丸印がメモリセル、黒丸印がダミーセルである。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号へによってトラ
ンジスタＱｏをオンした、データ線Ｄｏの信号をメイン
アンプＭＡに入力して増幅し、データ出力Ｄｏｕｔとし
て、チップ外に取り出す。さてこのような構成での欠点
は次の点に要約される。すなわち■データ線Ｄｏ，Ｄｏ
に現われた差動の信号の片方のみをメインアンプＭＡ
で増幅することになるので高速性の点で劣る。■ 片方
の信号を取り出すためにＤｏ，Ｄｏ の電気的不平衛が
生じやすく誤動作の原因となるご■電気的特性を平衡さ
せるべきデータ線Ｄｏ，Ｄ。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号へによってトラ
ンジスタＱｏをオンした、データ線Ｄｏの信号をメイン
アンプＭＡに入力して増幅し、データ出力Ｄｏｕｔとし
て、チップ外に取り出す。さてこのような構成での欠点
は次の点に要約される。すなわち■データ線Ｄｏ，Ｄｏ
に現われた差動の信号の片方のみをメインアンプＭＡ
で増幅することになるので高速性の点で劣る。■ 片方
の信号を取り出すためにＤｏ，Ｄｏ の電気的不平衛が
生じやすく誤動作の原因となるご■電気的特性を平衡さ
せるべきデータ線Ｄｏ，Ｄ。
が、チップ内で幾何学的に近接してないために、Ｄｏ，
Ｄｏ に不平衡雑音が結合しやすく。プリアンプをオン
にした場合に誤動作の原因となる。これらの欠点により
、高速にして、高安定なＬＳＩメモリの設計には従来限
界があった。本発明の１つの目的は「 ノイズマージン
の大きい半導体メモリを提供することにある。本発明の
１つの目的は、セルの高集積充填の可能な半導体メモリ
を提供することにある。
Ｄｏ に不平衡雑音が結合しやすく。プリアンプをオン
にした場合に誤動作の原因となる。これらの欠点により
、高速にして、高安定なＬＳＩメモリの設計には従来限
界があった。本発明の１つの目的は「 ノイズマージン
の大きい半導体メモリを提供することにある。本発明の
１つの目的は、セルの高集積充填の可能な半導体メモリ
を提供することにある。
このために、本発明の一実施例は、ダイナミック・ラン
ダム・アクセス・メモリのメモリセル・レイアウトにお
いて、各セルのアクセス・トランジスタのチャンネル上
及びそれに連結するキャパシタの中央に童畳して、かつ
、チャンネル長方向と平行な向きにデータ線を配置する
ことによりト高集積かつ低雑音のセルとしたものである
。
ダム・アクセス・メモリのメモリセル・レイアウトにお
いて、各セルのアクセス・トランジスタのチャンネル上
及びそれに連結するキャパシタの中央に童畳して、かつ
、チャンネル長方向と平行な向きにデータ線を配置する
ことによりト高集積かつ低雑音のセルとしたものである
。
以上実施例で詳作に説明する。第３図は、その回路を示
すものである。
すものである。
すなわち差動読み出し信号が現われるデータ線対Ｄｏ，
Ｄ。を図中のように近接して平行に配置し、かつワード
線（Ｗｏ〜Ｗ６３，ＤＷｏ，ＤＷ，）の各々１本とＤｏ
，Ｄｏの交点の中で、一方の交点のみにメモリセルを接
続する。あるメモリセル（たとえばＭＣ６３）読み出す
場合には、そのセルが接続されていないデータ線（Ｄｏ
）に接続されているダミーセル（Ｄ船）を同時に読み出
して、データ線Ｄｏ，Ｄｏに現われた差動電圧をプリァ
ンプＰんで有効に利用する。またプリァンプＰへで増幅
された差敷信号は、デコーダの出力であるアドレス信号
Ａｏの印加によってトランジスタＱｏ，Ｑｏを通り差動
のアンプＭＡに入力し、再び差動で増幅される。このよ
うに本発明では、第２図の場合とはまった〈Ｄｏ，Ｄｏ
の電気的平衡度は何ら阻害されることはない。第４図
は、Ｄｏ，Ｄｏ の電気的平衡度を保つたままでのメモ
リセル（８ビット）の接続法の概略図である。図中ａ，
ｂ，ｃはＤｏ，Ｄｏにそれぞれ１ケおき、２ケおき、４
ケおきにメモリセルを接続する方法である。第５図ａ，
第６図はシリコンゲートプロセスを用いて第４図ｂ，ｃ
を実現するレイアウト例である。第５図ｂは第５図ａの
ＡＡ′部の断面図である。
Ｄ。を図中のように近接して平行に配置し、かつワード
線（Ｗｏ〜Ｗ６３，ＤＷｏ，ＤＷ，）の各々１本とＤｏ
，Ｄｏの交点の中で、一方の交点のみにメモリセルを接
続する。あるメモリセル（たとえばＭＣ６３）読み出す
場合には、そのセルが接続されていないデータ線（Ｄｏ
）に接続されているダミーセル（Ｄ船）を同時に読み出
して、データ線Ｄｏ，Ｄｏに現われた差動電圧をプリァ
ンプＰんで有効に利用する。またプリァンプＰへで増幅
された差敷信号は、デコーダの出力であるアドレス信号
Ａｏの印加によってトランジスタＱｏ，Ｑｏを通り差動
のアンプＭＡに入力し、再び差動で増幅される。このよ
うに本発明では、第２図の場合とはまった〈Ｄｏ，Ｄｏ
の電気的平衡度は何ら阻害されることはない。第４図
は、Ｄｏ，Ｄｏ の電気的平衡度を保つたままでのメモ
リセル（８ビット）の接続法の概略図である。図中ａ，
ｂ，ｃはＤｏ，Ｄｏにそれぞれ１ケおき、２ケおき、４
ケおきにメモリセルを接続する方法である。第５図ａ，
第６図はシリコンゲートプロセスを用いて第４図ｂ，ｃ
を実現するレイアウト例である。第５図ｂは第５図ａの
ＡＡ′部の断面図である。
図中、ポリシーＪコンで形成された記憶容量形成電極ｃ
ｐは、第１図のような、メモリセル内の記億容量Ｃｏを
形成するためのものである。４００，４１川まシリコン
基板６００内に形成され、トランジスタＱを形成するた
めのドレィンとソース（又はソースとドレイン）であり
４２０は４１０に対応してＣｏを形成するためのドレィ
ン（又はソース）である。
ｐは、第１図のような、メモリセル内の記億容量Ｃｏを
形成するためのものである。４００，４１川まシリコン
基板６００内に形成され、トランジスタＱを形成するた
めのドレィンとソース（又はソースとドレイン）であり
４２０は４１０に対応してＣｏを形成するためのドレィ
ン（又はソース）である。
記憶容量形成電極Ｃｐおよびワード線Ｗ斑， Ｗ５９等
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。
データ線Ｄ，等とワード線Ｗ５９等は絶縁膜２００によ
り分離されている。１ ００はデータ線Ｄｏ，Ｄｏ 等
と拡散層４００とのコンタクト部である。
り分離されている。１ ００はデータ線Ｄｏ，Ｄｏ 等
と拡散層４００とのコンタクト部である。
記憶容量Ｃｏの形成は、Ｎ−チャンネルＭＯＳでは、ｃ
ｐに高電圧を加えると、その直下に形成されるチャンネ
ルとｃｐ間の容量がＣｏとなる。
ｐに高電圧を加えると、その直下に形成されるチャンネ
ルとｃｐ間の容量がＣｏとなる。
第５図を用いて動作を説明すると、ワード線たとえばＷ
６。にパルス電圧を印加するとトランジスタＱ（第１図
ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶電圧は
データ線Ｄｏの容量とＣｏで分圧された形でＤｏに電圧
が現われることになる。一方、これと対になるデータ線
Ｄｏには、トランジスタＱが存在しないから、出力は現
われない。Ｄｏ に現われる出力は、前述したようにダ
ミーセル（図中省略）からの出力だけとなる。なお第５
図から明らかなようにＤｏとＤ．におけるコンタクト部
の拡散層間の距離を中間にＡＩ配線が存在するために、
大にできる。そのためＤｏ，Ｄ，間のパンチスルーが避
けられる利点もある。さらに第３図の他の利点はプリア
ンプＰＡｏのレイアウトが従来に比べ容易となることも
ある。すなわち従来の第１図，第２図では、互いひ一直
線上にレイアウトされているＤｏ，Ｄｏ の中間に「
メモリセルよりもはるかに占有面積大でしかも回路構成
の複雑なＰへをレイアウトしなければならず、データ線
のピッチを考えるとこれはきわめて困難であった。しか
し第３図では、データ線のピッチ方向に対して、従来の
ほぼ２倍のレイアウト上の面積的余裕がでてくるので、
レイアウトがきわめて容易となる。またプリアンプＰＡ
ｏの配置は第３図のようにＭＡ側でもよいし、あるいは
Ｄｏ，Ｄｏ 上の池端（Ｗ６３側）でもよい。
６。にパルス電圧を印加するとトランジスタＱ（第１図
ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶電圧は
データ線Ｄｏの容量とＣｏで分圧された形でＤｏに電圧
が現われることになる。一方、これと対になるデータ線
Ｄｏには、トランジスタＱが存在しないから、出力は現
われない。Ｄｏ に現われる出力は、前述したようにダ
ミーセル（図中省略）からの出力だけとなる。なお第５
図から明らかなようにＤｏとＤ．におけるコンタクト部
の拡散層間の距離を中間にＡＩ配線が存在するために、
大にできる。そのためＤｏ，Ｄ，間のパンチスルーが避
けられる利点もある。さらに第３図の他の利点はプリア
ンプＰＡｏのレイアウトが従来に比べ容易となることも
ある。すなわち従来の第１図，第２図では、互いひ一直
線上にレイアウトされているＤｏ，Ｄｏ の中間に「
メモリセルよりもはるかに占有面積大でしかも回路構成
の複雑なＰへをレイアウトしなければならず、データ線
のピッチを考えるとこれはきわめて困難であった。しか
し第３図では、データ線のピッチ方向に対して、従来の
ほぼ２倍のレイアウト上の面積的余裕がでてくるので、
レイアウトがきわめて容易となる。またプリアンプＰＡ
ｏの配置は第３図のようにＭＡ側でもよいし、あるいは
Ｄｏ，Ｄｏ 上の池端（Ｗ６３側）でもよい。
Ｗ６３側にＰへを配置すると第３図のごとき、片端にの
みレイアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど
）が集中することはなくなる。場合によってはプリアソ
プをデータ線上のＭＡ側とＷ６３側とで交互に配置する
こともできる。このように本発明によればレイアウトの
自由度を大幅に増すことができる。また第５図，第６図
では、ワード線がポリＳｉの例であるが、ワード線がＡ
Ｉの場合にも同様にレイアウト可能で、またＡＩゲート
に場合にも同様である。
みレイアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど
）が集中することはなくなる。場合によってはプリアソ
プをデータ線上のＭＡ側とＷ６３側とで交互に配置する
こともできる。このように本発明によればレイアウトの
自由度を大幅に増すことができる。また第５図，第６図
では、ワード線がポリＳｉの例であるが、ワード線がＡ
Ｉの場合にも同様にレイアウト可能で、またＡＩゲート
に場合にも同様である。
また本例では１ケのトランジスタで１ビットを構成する
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを後
続し「かつダミーセルを利用した第３図，第４図の考え
方を応用すれば、すべてのメモリＬＳＩに適用できるこ
とは明らかである。
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを後
続し「かつダミーセルを利用した第３図，第４図の考え
方を応用すれば、すべてのメモリＬＳＩに適用できるこ
とは明らかである。
第３図において、ＣＤ，ＣＤはデータの書込み、論出し
のための共通のデータ線である。以上から高速、高安定
動作のメモリＢＩが実現できることになる。
のための共通のデータ線である。以上から高速、高安定
動作のメモリＢＩが実現できることになる。
【図面の簡単な説明】
第１図，第２図は１ケのトランジスタで１ビットを構成
する従釆のメモリ構成「第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図，第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ，：データ線、Ｗｏ，Ｗ６２：ワード
線、ＤＷｏ，ＤＷ，；ダミーセルのワード線、ＭＣ。 ，ＭＣ，：メモリセル、ＤＭｏ，ＤＭ，：ダミーセル、
Ｃ。：記憶容量、Ｑメモリセル内トランジスタ、ＷＤ：
ワードドライバ、Ｑ〇，Ｑ。〜Ｑ３：データ線選択用ト
ランジスタ、へ〜Ａ６３：アドレス信号、ＰＡｏ〜ＰＡ
６３：プリアンプ、ＭＡ：メインアンプ、Ｓｅｔ：セッ
ト信号「ＣＰ：Ｃｏ形成用電極。第２図第１図 第３図 第４図 第５図 第６図
する従釆のメモリ構成「第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図，第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ，：データ線、Ｗｏ，Ｗ６２：ワード
線、ＤＷｏ，ＤＷ，；ダミーセルのワード線、ＭＣ。 ，ＭＣ，：メモリセル、ＤＭｏ，ＤＭ，：ダミーセル、
Ｃ。：記憶容量、Ｑメモリセル内トランジスタ、ＷＤ：
ワードドライバ、Ｑ〇，Ｑ。〜Ｑ３：データ線選択用ト
ランジスタ、へ〜Ａ６３：アドレス信号、ＰＡｏ〜ＰＡ
６３：プリアンプ、ＭＡ：メインアンプ、Ｓｅｔ：セッ
ト信号「ＣＰ：Ｃｏ形成用電極。第２図第１図 第３図 第４図 第５図 第６図
Claims (1)
- １ ＦＥＴを有すメモリ・セルを複数個行列に配置し、
該ＦＥＴのスイツチング動作を制御する信号を流すワー
ド線を行方向に走らせ、上記ＦＥＴから記憶信号を読み
取るためのデータ線を列方向に走らせた半導体メモリに
おいて、上記ＦＥＴのソース・ドレイン間のチヤンネル
方向を列方向とし、上記チヤンネルと上記データ線は平
面から観て重なり合って形成され上記データ線は、互い
に平行に延長されかつ互いに隣接する１組が差動型のセ
ンス・アンプに結合されてなることを特徴とする半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111768A JPS603702B2 (ja) | 1979-09-03 | 1979-09-03 | 体導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111768A JPS603702B2 (ja) | 1979-09-03 | 1979-09-03 | 体導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534397A JPS5534397A (en) | 1980-03-10 |
| JPS603702B2 true JPS603702B2 (ja) | 1985-01-30 |
Family
ID=14569677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111768A Expired JPS603702B2 (ja) | 1979-09-03 | 1979-09-03 | 体導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603702B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779992A (en) * | 1980-11-06 | 1982-05-19 | Suwa Seikosha Kk | Integrated circuit for driving active matrix panel |
-
1979
- 1979-09-03 JP JP54111768A patent/JPS603702B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534397A (en) | 1980-03-10 |
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