JPH0248926B2 - - Google Patents
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- JPH0248926B2 JPH0248926B2 JP55029387A JP2938780A JPH0248926B2 JP H0248926 B2 JPH0248926 B2 JP H0248926B2 JP 55029387 A JP55029387 A JP 55029387A JP 2938780 A JP2938780 A JP 2938780A JP H0248926 B2 JPH0248926 B2 JP H0248926B2
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- JP
- Japan
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- mos transistor
- mos
- transistors
- transistor
- gate
- Prior art date
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
本発明は、モノリシツク基準電圧源に関するも
のである。最近は、Ａ／Ｄ変換器、Ｄ／Ａ変換器
等、いわゆるアナログ回路を含むシステムの
MOS・LSI化が盛んに行なわれているが、基準
電圧源に関しては、未だモノリシツクなMOS・
LSI上に集積化されていない。これは、工程適合
性の点からバイポーラ形素子を用いた基準電圧源
で用いられるツエナダイオードの如きPN接合ダ
イオードの使用が困難なこと及びMOSにおいて
は一般的に閾電圧（以下VTHと略記する。）のコ
ントロールが困難である為そのままでは利用でき
ないことによるものであつた。
のである。最近は、Ａ／Ｄ変換器、Ｄ／Ａ変換器
等、いわゆるアナログ回路を含むシステムの
MOS・LSI化が盛んに行なわれているが、基準
電圧源に関しては、未だモノリシツクなMOS・
LSI上に集積化されていない。これは、工程適合
性の点からバイポーラ形素子を用いた基準電圧源
で用いられるツエナダイオードの如きPN接合ダ
イオードの使用が困難なこと及びMOSにおいて
は一般的に閾電圧（以下VTHと略記する。）のコ
ントロールが困難である為そのままでは利用でき
ないことによるものであつた。
本発明の目的は、この困難を解決し、基準電圧
源として充分な精度を保証できるモノリシツク基
準電圧源を提供することである。
源として充分な精度を保証できるモノリシツク基
準電圧源を提供することである。
以下、図面を用いて本発明を説明する。
第１図は本発明の一実施例を示す回路図であ
る。図において、１はVTHN1のVTHをもつＮチヤネ
ルMOSトランジスタ、２はVTHN2（但しVTN2＞
VTN1）のVTHをもつＮチヤネルMOSトランジス
タ、３は抵抗値R1のモノリシツク抵抗、４，５，
６はそれぞれVTHPの等しいVTHをもつＰチヤネル
MOSトランジスタ、７は抵抗値R2のモノリシツ
ク抵抗である。第１図において、トランジスタ１
のゲートと、トランジスタ２のゲート及びドレイ
ンは共通に接続され、又、トランジスタ４のゲー
ト及びドレインは、トランジスタ５，６のゲート
に接続されている。そして、トランジスタ４，１
と抵抗３が、正電源（＋VDD）と接地の間に直列
回路を構成し、トランジスタ５と２及びトランジ
スタ６と抵抗７も、それぞれ正電源と接地の間に
直列回路を構成しており、トランジスタ６と抵抗
７の接続点が、基準電圧源の出力点９となつてい
る。
る。図において、１はVTHN1のVTHをもつＮチヤネ
ルMOSトランジスタ、２はVTHN2（但しVTN2＞
VTN1）のVTHをもつＮチヤネルMOSトランジス
タ、３は抵抗値R1のモノリシツク抵抗、４，５，
６はそれぞれVTHPの等しいVTHをもつＰチヤネル
MOSトランジスタ、７は抵抗値R2のモノリシツ
ク抵抗である。第１図において、トランジスタ１
のゲートと、トランジスタ２のゲート及びドレイ
ンは共通に接続され、又、トランジスタ４のゲー
ト及びドレインは、トランジスタ５，６のゲート
に接続されている。そして、トランジスタ４，１
と抵抗３が、正電源（＋VDD）と接地の間に直列
回路を構成し、トランジスタ５と２及びトランジ
スタ６と抵抗７も、それぞれ正電源と接地の間に
直列回路を構成しており、トランジスタ６と抵抗
７の接続点が、基準電圧源の出力点９となつてい
る。
第１図の動作説明に入る前に、VTHの性質につ
いて説明する。通常のVTHとVTH1とすると、次式
で表わされる。
いて説明する。通常のVTHとVTH1とすると、次式
で表わされる。
VTH1＝φMS−QSS／C0＋2φf−QB／C0……(1)
(1)式において、φMSはゲート電極とシリコン
基板との間の仕事関数、QSSは単位面積当りのシ
リコン基板と酸化膜の界面電荷、C0は単位面積
当りのゲート容量、φfはフエルミ電位、QBは単
位面積当りの空乏層電荷である。
基板との間の仕事関数、QSSは単位面積当りのシ
リコン基板と酸化膜の界面電荷、C0は単位面積
当りのゲート容量、φfはフエルミ電位、QBは単
位面積当りの空乏層電荷である。
(1)式は、プロセスや温度に依存する項を多く含
んでいる。VTHを２種類つくる為には、通常イオ
ン打込みが用いられるが、イオン打込みを追加す
ると、VTHは次のように変化する。
んでいる。VTHを２種類つくる為には、通常イオ
ン打込みが用いられるが、イオン打込みを追加す
ると、VTHは次のように変化する。
VTH2≒φMS−QSS／C0＋2φf−QB／C0−Qi／C0……(
2) (2)式において、Qiは単位面積当りの打込み電荷
重である。(2)式も(1)式と同様に、プロセスや温度
に依存する項を含んでいるが、(1)式より(2)式を引
くと、次式が得られる。
2) (2)式において、Qiは単位面積当りの打込み電荷
重である。(2)式も(1)式と同様に、プロセスや温度
に依存する項を含んでいるが、(1)式より(2)式を引
くと、次式が得られる。
VTH1−VTH2≒Qi／C0 ……(3)
(3)式は、VTHの差がイオン打込み電荷量Qiによ
つて決まることを示しているが、この電圧値は、
制御可能な再現性のよいプロセス・ステツプに依
存しており、しかも、温度に依存しない。
つて決まることを示しているが、この電圧値は、
制御可能な再現性のよいプロセス・ステツプに依
存しており、しかも、温度に依存しない。
本発明はこの点を利用してなされたものであ
り、再び第１図に戻つて動作説明をする。
り、再び第１図に戻つて動作説明をする。
第１図において、簡単の為トランジスタ１と２
のチヤネル導電率Ｋ（＝μC0Ｗ／Ｌ）は等しく、トラ ンジスタ４と５のチヤネル導電率Ｋも等しいとす
る。ここでμは移動度、Ｗはチヤネル巾、Ｌはチ
ヤネル長を示す。
のチヤネル導電率Ｋ（＝μC0Ｗ／Ｌ）は等しく、トラ ンジスタ４と５のチヤネル導電率Ｋも等しいとす
る。ここでμは移動度、Ｗはチヤネル巾、Ｌはチ
ヤネル長を示す。
さて、トランジスタ４と５はいわゆるカレント
ミラー回路を構成している為、通常の動作状態に
おいては、トランジスタ１に流れる電流I1とトラ
ンジスタ２に流れる電流I2は等しい。従つて、I1
とI2は次式で表わされる。
ミラー回路を構成している為、通常の動作状態に
おいては、トランジスタ１に流れる電流I1とトラ
ンジスタ２に流れる電流I2は等しい。従つて、I1
とI2は次式で表わされる。
I1＝Ｋ（VGS1−VTH1）2 ……(4)
I2＝Ｋ（VGS2−VTH2）2 ……(5)
ここで、VGS1，VGS2は、それぞれトランジスタ
１，２のゲート・ソース間電圧を示す。
１，２のゲート・ソース間電圧を示す。
(4)，(5)で、I1＝I2とすると、次式が成り立つ。
VGS2−VGS1＝VTHN2−VTHN1 ……(6)
イオン注入によつてVTHN1をつくつたとすると、
(6)式の右辺は、前に述べたQi／C0に等しく、又、(6) 式の左辺は抵抗３の両端電圧に等しい。従つて次
式が得られる。
(6)式の右辺は、前に述べたQi／C0に等しく、又、(6) 式の左辺は抵抗３の両端電圧に等しい。従つて次
式が得られる。
I1×R1＝Qi／C0 ……(7)
次に、トランジスタ６のチヤネル導電率とトラ
ンジスタ４，５のチヤネル導電率との比をKRと
すると、抵抗７を流れる電流I3は、I3＝KR・I1よ
り求められるもので、出力電圧V0は次の(8)式で
表わされる。
ンジスタ４，５のチヤネル導電率との比をKRと
すると、抵抗７を流れる電流I3は、I3＝KR・I1よ
り求められるもので、出力電圧V0は次の(8)式で
表わされる。
V0＝I3・R2＝KR・I1・R2
＝KR・R2／R1・Qi／C0 ……(8)
前にも述べたように、イオン打込み電荷量Qiは
精度良くコントロールすることができ、又、KR
及びR2／R1もチヤネル導電率及び抵抗の絶対値
ではなく、比として意味をもつのであるから、集
積回路のパターン設計に注意すれば、出力電圧
V0の精度を悪化させる要因にはならず、精度の
高い基準電圧源が得られる。又、温度特性につい
ても、KR及びR2／R1は温度係数が零と考えられ、
Qi／C0も前述のように温度に依存しないので、温
度特性のすぐれた基準電圧源となる。
精度良くコントロールすることができ、又、KR
及びR2／R1もチヤネル導電率及び抵抗の絶対値
ではなく、比として意味をもつのであるから、集
積回路のパターン設計に注意すれば、出力電圧
V0の精度を悪化させる要因にはならず、精度の
高い基準電圧源が得られる。又、温度特性につい
ても、KR及びR2／R1は温度係数が零と考えられ、
Qi／C0も前述のように温度に依存しないので、温
度特性のすぐれた基準電圧源となる。
第２図は本発明の他の実施例を示す回路図で、
(1)〜(5)と(7)は第１図の場合と同じ抵抗及びトラン
ジスタ、(8)はVTHN2のしきい電圧をもつＮチヤネ
ルMOSトランジスタである。第２図に示す回路
の動作は第１図のものとほぼ同じで、異なる点
は、抵抗７が出力点９と正電源の間に設けられて
いる為、正電源と出力点９の間の出力電圧V0が
基準電圧となる点である。第２図の基準電圧源
が、精度良くかつ温度依存性が小さい点は、第１
図のそれと同じである。
(1)〜(5)と(7)は第１図の場合と同じ抵抗及びトラン
ジスタ、(8)はVTHN2のしきい電圧をもつＮチヤネ
ルMOSトランジスタである。第２図に示す回路
の動作は第１図のものとほぼ同じで、異なる点
は、抵抗７が出力点９と正電源の間に設けられて
いる為、正電源と出力点９の間の出力電圧V0が
基準電圧となる点である。第２図の基準電圧源
が、精度良くかつ温度依存性が小さい点は、第１
図のそれと同じである。
第３図および第４図はそれぞれ本発明の更に他
の実施例を示す回路図で、トランジスタ１，２お
よびトランジスタ４，５のゲートの接続が、第１
図および第２図に示したものと異なるが、動作及
び特性は同様である。
の実施例を示す回路図で、トランジスタ１，２お
よびトランジスタ４，５のゲートの接続が、第１
図および第２図に示したものと異なるが、動作及
び特性は同様である。
第５図〜第８図は本発明の更に他の実施例を示
す回路図で、１１，１２，１８はそれぞれ等しい
VTHNのしきい電圧をもつＮチヤネルMOSトラン
ジスタ、１３，１７はそれぞれ抵抗値R1，R2の
値をもつモノリシツク抵抗、１４はVTHP1のしき
い電圧をもつＰチヤネルMOSトランジスタ、１
５，１６はVTHP2（ここでVTHP2＞VTHP1）のしきい
電圧をもつＰチヤネルMOSトランジスタである。
第５図〜第８図の回路の動作は第１図〜第４図の
回路の動作と基本的に同じで、第５図〜第８図で
は、Ｎチヤネルトランジスタの代りにＰチヤネル
トランジスタにイオン打込みをして２種類のしき
い電圧を実現し、このしきい電圧の差から基準電
圧源をつくつているのである。
す回路図で、１１，１２，１８はそれぞれ等しい
VTHNのしきい電圧をもつＮチヤネルMOSトラン
ジスタ、１３，１７はそれぞれ抵抗値R1，R2の
値をもつモノリシツク抵抗、１４はVTHP1のしき
い電圧をもつＰチヤネルMOSトランジスタ、１
５，１６はVTHP2（ここでVTHP2＞VTHP1）のしきい
電圧をもつＰチヤネルMOSトランジスタである。
第５図〜第８図の回路の動作は第１図〜第４図の
回路の動作と基本的に同じで、第５図〜第８図で
は、Ｎチヤネルトランジスタの代りにＰチヤネル
トランジスタにイオン打込みをして２種類のしき
い電圧を実現し、このしきい電圧の差から基準電
圧源をつくつているのである。
以上の説明では、抵抗はモノリシツク抵抗とし
たが、抵抗の働きをする他の能動素子等で置き換
えてもよいことは言うまでもない。
たが、抵抗の働きをする他の能動素子等で置き換
えてもよいことは言うまでもない。
第１図乃至第８図は、それぞれ本発明によるモ
ノリシツク基準電圧源の実施例を示す回路図であ
る。 図において、１，２，８，１１，１２，１８は
ＮチヤネルMOSトランジスタ、３，７，１３，
１７はモノリシツク抵抗、４，５，６，１４，１
５，１６はＰチヤネルMOSトランジスタである。
なお、図中同一符号は同一又は相当する部分を示
す。
ノリシツク基準電圧源の実施例を示す回路図であ
る。 図において、１，２，８，１１，１２，１８は
ＮチヤネルMOSトランジスタ、３，７，１３，
１７はモノリシツク抵抗、４，５，６，１４，１
５，１６はＰチヤネルMOSトランジスタである。
なお、図中同一符号は同一又は相当する部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の第１のMOSトランジスタと、
第２導電形の第２のMOSトランジスタと、第１
の抵抗素子とからなる第１の直列回路、上記第１
のMOSトランジスタとしきい電圧が実質的に同
一である第１導電形の第３のMOSトランジスタ
と、上記第２のMOSトランジスタのしきい電圧
の絶対値より大きな絶対値のしきい電圧を有する
第２導電形の第４のMOSトランジスタとからな
る第２の直列回路及び第５のMOSトランジスタ
と第２の抵抗素子とからなる第３の直列回路を第
１の電位点と第２の電位点間に並列接続してな
り、上記第１及び第３のMOSトランジスタの各
ゲートを、上記第１と第２の直列回路のうち一方
の直列回路を構成する２つのMOSトランジスタ
の接続点に共通接続すると共に、上記第２及び第
４のMOSトランジスタの各ゲートを、上記第１
と第２の直列回路のうち他方の直列回路を構成す
る２つのMOSトランジスタの接続点に共通接続
し、さらに上記第５のMOSトランジスタのゲー
トを、上記第１と第３のMOSトランジスタのゲ
ート又は上記第２と第４のMOSトランジスタの
ゲートに共通接続し、上記第５のMOSトランジ
スタの導電形をゲートが接続された上記第１及び
第２の直列回路のMOSトランジスタと同一にし、
また上記第５のMOSトランジスタと上記第２の
抵抗素子との接続点に基準電圧出力端子を設けた
ことを特徴とするモノリシツク基準電圧源。 ２ 第５のMOSトランジスタのしきい電圧は、
そのゲートが接続された第２の直列回路のMOS
トランジスタのしきい電圧と同一であることを特
徴とする特許請求の範囲第１項記載のモノリシツ
ク基準電圧源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2938780A JPS56124923A (en) | 1980-03-07 | 1980-03-07 | Monolithic reference voltage source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2938780A JPS56124923A (en) | 1980-03-07 | 1980-03-07 | Monolithic reference voltage source |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124923A JPS56124923A (en) | 1981-09-30 |
| JPH0248926B2 true JPH0248926B2 (ja) | 1990-10-26 |
Family
ID=12274720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2938780A Granted JPS56124923A (en) | 1980-03-07 | 1980-03-07 | Monolithic reference voltage source |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56124923A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659826U (ja) * | 1993-01-19 | 1994-08-19 | スタンレー電気株式会社 | 液晶表示器用のランプハウス |
| JPH07270760A (ja) * | 1994-03-31 | 1995-10-20 | Rhythm Watch Co Ltd | 表示パネルの固定構造 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50343A (ja) * | 1973-05-07 | 1975-01-06 | ||
| JPS5926964B2 (ja) * | 1976-04-07 | 1984-07-02 | 横河・ヒユ−レツト・パツカ−ド株式会社 | 基準電圧発生装置 |
-
1980
- 1980-03-07 JP JP2938780A patent/JPS56124923A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659826U (ja) * | 1993-01-19 | 1994-08-19 | スタンレー電気株式会社 | 液晶表示器用のランプハウス |
| JPH07270760A (ja) * | 1994-03-31 | 1995-10-20 | Rhythm Watch Co Ltd | 表示パネルの固定構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56124923A (en) | 1981-09-30 |
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