JPH04273716A - アナログスイッチ - Google Patents
アナログスイッチInfo
- Publication number
- JPH04273716A JPH04273716A JP5943491A JP5943491A JPH04273716A JP H04273716 A JPH04273716 A JP H04273716A JP 5943491 A JP5943491 A JP 5943491A JP 5943491 A JP5943491 A JP 5943491A JP H04273716 A JPH04273716 A JP H04273716A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- mos transistor
- electrode
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ構造で、伝送ゲ
ートとも称されてインバータなどとともに基本回路の１
つをなすアナログスイッチに関するものである。
ートとも称されてインバータなどとともに基本回路の１
つをなすアナログスイッチに関するものである。
【０００２】
【従来の技術】従来のアナログスイッチとしては図３や
図４に示されるものが使用されている。 図３のアナ
ログスイッチはＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳトランジスタという）ＱｎとＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ
ｐとを含み、それぞれの一方の電極どおしを接続して第
１の入出力端子とし、他方の電極どおしを接続して第２
の入出力端子としている。ＮＭＯＳトランジスタＱｎの
バックゲート電極はその集積回路内の最低電位であるＶ
ｓｓに接続され、ＰＭＯＳトランジスタＱｐのバックゲ
ート電極はその集積回路内の最高電位であるＶｄｄに接
続されている。ＮＭＯＳトランジスタＱｎのゲート電極
にはスイッチを制御する制御信号ＣＴＲＬが入力され、
ＰＭＯＳトランジスタＱｐのゲート電極には制御信号Ｃ
ＴＲＬの逆相のディジタル信号であるＣＴＲＬＢ（Ｂは
逆相を表わしている）が入力されている。
図４に示されるものが使用されている。 図３のアナ
ログスイッチはＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳトランジスタという）ＱｎとＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ
ｐとを含み、それぞれの一方の電極どおしを接続して第
１の入出力端子とし、他方の電極どおしを接続して第２
の入出力端子としている。ＮＭＯＳトランジスタＱｎの
バックゲート電極はその集積回路内の最低電位であるＶ
ｓｓに接続され、ＰＭＯＳトランジスタＱｐのバックゲ
ート電極はその集積回路内の最高電位であるＶｄｄに接
続されている。ＮＭＯＳトランジスタＱｎのゲート電極
にはスイッチを制御する制御信号ＣＴＲＬが入力され、
ＰＭＯＳトランジスタＱｐのゲート電極には制御信号Ｃ
ＴＲＬの逆相のディジタル信号であるＣＴＲＬＢ（Ｂは
逆相を表わしている）が入力されている。
【０００３】ＣＴＲＬがハイレベルのときアナログスイ
ッチがオン、ＣＴＲＬがローレベルのときオフとなる。 図４のアナログスイッチはバックゲート電極の接続が図
３のものと異なっており、それぞれのＭＯＳトランジス
タのバークゲート電極がそれぞれのソース電極に接続さ
れている。
ッチがオン、ＣＴＲＬがローレベルのときオフとなる。 図４のアナログスイッチはバックゲート電極の接続が図
３のものと異なっており、それぞれのＭＯＳトランジス
タのバークゲート電極がそれぞれのソース電極に接続さ
れている。
【０００４】
【発明が解決しようとする課題】図３のアナログスイッ
チでは、入出力端子電圧が（Ｖｄｄ−Ｖｓｓ）／２付近
のときにオン抵抗が高くなる問題がある。つまり、リニ
ア領域でのオン抵抗の計算式は Ｒｏｎ＝１／（β（Ｖｇｓ−Ｖｔｈ））で表わされる。 βは係数、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈはし
きい値電圧である。この式によれば、ＮＭＯＳトランジ
スタでは、端子電圧（ソース電圧）が上がるほどＶｇｓ
が小さくなるとともに、Ｖｔｈがバックゲート・バイア
ス効果により大きくなって、オン抵抗が高くなる。ＰＭ
ＯＳトランジスタでは端子電圧が下がるほど同様なこと
が起こる。アナログスイッチとしてみた場合、全抵抗は
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの並列抵
抗になるので、端子電圧が（Ｖｄｄ−Ｖｓｓ）／２付近
のオン抵抗が高くなるのである。
チでは、入出力端子電圧が（Ｖｄｄ−Ｖｓｓ）／２付近
のときにオン抵抗が高くなる問題がある。つまり、リニ
ア領域でのオン抵抗の計算式は Ｒｏｎ＝１／（β（Ｖｇｓ−Ｖｔｈ））で表わされる。 βは係数、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈはし
きい値電圧である。この式によれば、ＮＭＯＳトランジ
スタでは、端子電圧（ソース電圧）が上がるほどＶｇｓ
が小さくなるとともに、Ｖｔｈがバックゲート・バイア
ス効果により大きくなって、オン抵抗が高くなる。ＰＭ
ＯＳトランジスタでは端子電圧が下がるほど同様なこと
が起こる。アナログスイッチとしてみた場合、全抵抗は
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの並列抵
抗になるので、端子電圧が（Ｖｄｄ−Ｖｓｓ）／２付近
のオン抵抗が高くなるのである。
【０００５】図４のアナログスイッチでは両端子電圧の
大小関係が予め規定される問題がある。つまり、図３の
アナログスイッチで起こるようなバックゲート・バイア
ス効果はなく、端子電圧に対しては比較的フラットなオ
ン抵抗が得られるものの、左右の両端子電圧の大小関係
がバックゲート電極の接続の仕方により規定されてしま
うのである。例えば、図４のようにバックゲート電極が
接続されておれば、左側の端子電圧が右側の端子電圧に
比べて低くはならないというのが絶対条件となる。もし
、右側の端子電圧が左側の端子電圧より高くなれば、バ
ックゲート電極とドレイン電極の間でダイオードが順方
向にバイアスされてオフ・リークが起こるからである。
大小関係が予め規定される問題がある。つまり、図３の
アナログスイッチで起こるようなバックゲート・バイア
ス効果はなく、端子電圧に対しては比較的フラットなオ
ン抵抗が得られるものの、左右の両端子電圧の大小関係
がバックゲート電極の接続の仕方により規定されてしま
うのである。例えば、図４のようにバックゲート電極が
接続されておれば、左側の端子電圧が右側の端子電圧に
比べて低くはならないというのが絶対条件となる。もし
、右側の端子電圧が左側の端子電圧より高くなれば、バ
ックゲート電極とドレイン電極の間でダイオードが順方
向にバイアスされてオフ・リークが起こるからである。
【０００６】アナログスイッチに要求される直流的な特
性として、（ａ）オン抵抗が入出力端子電圧によらず十
分小さいこと、（ｂ）オフ・リークが小さいこと、が挙
げられる。最近では、集積回路の電源を電池で供給する
用途が増えてきており、その場合には電源電圧が２〜３
Ｖと低くなるので、その場合には特に（ａ）の特性は重
要である。すなわち、電源電圧が低くなるつれて制御信
号電圧も小さくなり、オン抵抗が大きくなる傾向がある
からである。本発明は低電源電圧においてもオン抵抗が
入出力端子電圧によらず十分に小さく、かつオフ・リー
ク電流も小さいアナログスイッチを提供することを目的
とするものである。
性として、（ａ）オン抵抗が入出力端子電圧によらず十
分小さいこと、（ｂ）オフ・リークが小さいこと、が挙
げられる。最近では、集積回路の電源を電池で供給する
用途が増えてきており、その場合には電源電圧が２〜３
Ｖと低くなるので、その場合には特に（ａ）の特性は重
要である。すなわち、電源電圧が低くなるつれて制御信
号電圧も小さくなり、オン抵抗が大きくなる傾向がある
からである。本発明は低電源電圧においてもオン抵抗が
入出力端子電圧によらず十分に小さく、かつオフ・リー
ク電流も小さいアナログスイッチを提供することを目的
とするものである。
【０００７】
【課題を解決するための手段】図１に本発明を示す。第
１のＰＭＯＳトランジスタＱｐ１のソース電極と第１の
ＮＭＯＳトランジスタＱｎ１のソース電極とが接続され
て第１の入出力端子となり、第２のＰＭＯＳトランジス
タＱｐ２のソース電極と第２のＮＭＯＳトランジスタＱ
ｎ２のソース電極とが接続されて第２の入出力端子とな
り、第１のＰＭＯＳトランジスタＱｐ１のドレイン電極
と第２のＰＭＯＳトランジスタＱｐ２のドレイン電極が
接続され、第１のＮＭＯＳトランジスタＱｎ１のドレイ
ン電極と第２のＮＭＯＳトランジスタＱｎ２のドレイン
電極が接続され、各ＭＯＳトランジスタのバックゲート
電極がそれぞれのＭＯＳトランジスタのソース電極に接
続され、第１のＰＭＯＳトランジスタＱｐ１のゲート電
極と第２のＰＭＯＳトランジスタＱｐ２のゲート電極が
接続されて第１の制御端子となり、第１のＮＭＯＳトラ
ンジスタＱｎ１のゲート電極と第２のＮＭＯＳトランジ
スタＱｎ２のゲート電極が接続されて第２の制御端子と
なっている。
１のＰＭＯＳトランジスタＱｐ１のソース電極と第１の
ＮＭＯＳトランジスタＱｎ１のソース電極とが接続され
て第１の入出力端子となり、第２のＰＭＯＳトランジス
タＱｐ２のソース電極と第２のＮＭＯＳトランジスタＱ
ｎ２のソース電極とが接続されて第２の入出力端子とな
り、第１のＰＭＯＳトランジスタＱｐ１のドレイン電極
と第２のＰＭＯＳトランジスタＱｐ２のドレイン電極が
接続され、第１のＮＭＯＳトランジスタＱｎ１のドレイ
ン電極と第２のＮＭＯＳトランジスタＱｎ２のドレイン
電極が接続され、各ＭＯＳトランジスタのバックゲート
電極がそれぞれのＭＯＳトランジスタのソース電極に接
続され、第１のＰＭＯＳトランジスタＱｐ１のゲート電
極と第２のＰＭＯＳトランジスタＱｐ２のゲート電極が
接続されて第１の制御端子となり、第１のＮＭＯＳトラ
ンジスタＱｎ１のゲート電極と第２のＮＭＯＳトランジ
スタＱｎ２のゲート電極が接続されて第２の制御端子と
なっている。
【０００８】
【実施例】図２は一実施例を表わす。Ｐ型シリコン基板
１０上にＮ型エピタキシャル層１２が形成されており、
エピタキシャル層１２にＰＭＯＳトランジスタＱｐ１と
Ｑｐ２及びＮＭＯＳトランジスタＱｎ１とＱｎ２が形成
されている。ＰＭＯＳトランジスタＱｐ１とＱｐ２はＰ
型拡散層１４により分離されている。ＰＭＯＳトランジ
スタＱｐ１とＱｐ２ではソース領域Ｓとバックゲート電
極領域ＢＧが隣接して形成され、ソース領域Ｓとバック
ゲート電極領域ＢＧには共通の電極が接続されている。 ＮＭＯＳトランジスタＱｎ１とＱｎ２はそれぞれのＰ型
ウエル１６，１８に形成されている。ＮＭＯＳトランジ
スタＱｎ１とＱｎ２においてもソース領域Ｓとバックゲ
ート電極領域ＢＧが隣接して形成され、ソース領域Ｓと
バックゲート電極領域ＢＧには共通の電極が接続されて
いる。
１０上にＮ型エピタキシャル層１２が形成されており、
エピタキシャル層１２にＰＭＯＳトランジスタＱｐ１と
Ｑｐ２及びＮＭＯＳトランジスタＱｎ１とＱｎ２が形成
されている。ＰＭＯＳトランジスタＱｐ１とＱｐ２はＰ
型拡散層１４により分離されている。ＰＭＯＳトランジ
スタＱｐ１とＱｐ２ではソース領域Ｓとバックゲート電
極領域ＢＧが隣接して形成され、ソース領域Ｓとバック
ゲート電極領域ＢＧには共通の電極が接続されている。 ＮＭＯＳトランジスタＱｎ１とＱｎ２はそれぞれのＰ型
ウエル１６，１８に形成されている。ＮＭＯＳトランジ
スタＱｎ１とＱｎ２においてもソース領域Ｓとバックゲ
ート電極領域ＢＧが隣接して形成され、ソース領域Ｓと
バックゲート電極領域ＢＧには共通の電極が接続されて
いる。
【０００９】ＰＭＯＳトランジスタＱｐ１とＱｐ２のド
レイン領域Ｄどおしが互いに接続され、ＮＭＯＳトラン
ジスタＱｎ１とＱｎ２のドレイン領域Ｄどおしも互いに
接続されている。ＰＭＯＳトランジスタＱｐ１とＮＭＯ
ＳトランジスタＱｎ１のソース電極どおしが接続されて
一方の入出力端子となり、ＰＭＯＳトランジスタＱｐ２
とＮＭＯＳトランジスタＱｎ２のソース電極どおしが接
続されて他方の入出力端子となっている。ＰＭＯＳトラ
ンジスタＱｐ１とＱｐ２のゲート電極には逆相の制御信
号ＣＴＲＬＢが入力され、ＮＭＯＳトランジスタＱｎ１
とＱｎ２には順相の制御信号ＣＴＲＬが入力される。
レイン領域Ｄどおしが互いに接続され、ＮＭＯＳトラン
ジスタＱｎ１とＱｎ２のドレイン領域Ｄどおしも互いに
接続されている。ＰＭＯＳトランジスタＱｐ１とＮＭＯ
ＳトランジスタＱｎ１のソース電極どおしが接続されて
一方の入出力端子となり、ＰＭＯＳトランジスタＱｐ２
とＮＭＯＳトランジスタＱｎ２のソース電極どおしが接
続されて他方の入出力端子となっている。ＰＭＯＳトラ
ンジスタＱｐ１とＱｐ２のゲート電極には逆相の制御信
号ＣＴＲＬＢが入力され、ＮＭＯＳトランジスタＱｎ１
とＱｎ２には順相の制御信号ＣＴＲＬが入力される。
【００１０】
【発明の効果】本発明のアナログスイッチでは、スイッ
チングに寄与する全てのＭＯＳトランジスタのバックゲ
ート電極とソース電極が接続されているので、オン時に
おいてバックゲート・バイアス効果がなく、端子電圧に
比較的依存せずに低いオン抵抗を達成することすること
ができる。また、オフ時のリーク電流も起きない。
チングに寄与する全てのＭＯＳトランジスタのバックゲ
ート電極とソース電極が接続されているので、オン時に
おいてバックゲート・バイアス効果がなく、端子電圧に
比較的依存せずに低いオン抵抗を達成することすること
ができる。また、オフ時のリーク電流も起きない。
【図１】本発明を示す回路図である。
【図２】一実施例を示す要部断面図である。
【図３】従来のアナログスイッチを示す回路図である。
【図４】従来の他のアナログスイッチを示す回路図であ
る。
る。
Claims (1)
- 【請求項１】 第１のＰチャネルＭＯＳトランジスタ
のソース電極と第１のＮチャネルＭＯＳトランジスタの
ソース電極とが接続されて第１の入出力端子となり、第
２のＰチャネルＭＯＳトランジスタのソース電極と第２
のＮチャネルＭＯＳトランジスタのソース電極とが接続
されて第２の入出力端子となり、第１のＰチャネルＭＯ
Ｓトランジスタのドレイン電極と第２のＰチャネルＭＯ
Ｓトランジスタのドレイン電極が接続され、第１のＮチ
ャネルＭＯＳトランジスタのドレイン電極と第２のＮチ
ャネルＭＯＳトランジスタのドレイン電極が接続され、
各ＭＯＳトランジスタのバックゲート電極がそれぞれの
ＭＯＳトランジスタのソース電極に接続され、第１のＰ
チャネルＭＯＳトランジスタのゲート電極と第２のＰチ
ャネルＭＯＳトランジスタのゲート電極が接続されて第
１の制御端子となり、第１のＮチャネルＭＯＳトランジ
スタのゲート電極と第２のＮチャネルＭＯＳトランジス
タのゲート電極が接続されて第２の制御端子となってい
るアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5943491A JPH04273716A (ja) | 1991-02-28 | 1991-02-28 | アナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5943491A JPH04273716A (ja) | 1991-02-28 | 1991-02-28 | アナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273716A true JPH04273716A (ja) | 1992-09-29 |
Family
ID=13113166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5943491A Pending JPH04273716A (ja) | 1991-02-28 | 1991-02-28 | アナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273716A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422588A (en) * | 1993-06-14 | 1995-06-06 | Analog Devices Inc. | Low distortion CMOS switch system |
| JPH10304266A (ja) * | 1997-04-28 | 1998-11-13 | Toshiba Corp | Ｃａｔｖ用ｒｆ出力回路 |
| JP2007187509A (ja) * | 2006-01-12 | 2007-07-26 | Denso Corp | 容量式物理量センサ |
| JP2009296516A (ja) * | 2008-06-09 | 2009-12-17 | Denso Corp | アナログスイッチおよびスイッチトキャパシタフィルタ |
| US7755395B2 (en) | 2008-07-17 | 2010-07-13 | Ricoh Company, Ltd. | Inverter circuit |
| JP5183814B1 (ja) * | 2012-06-28 | 2013-04-17 | 株式会社アドバンテスト | スイッチ装置および試験装置 |
| JP2018050289A (ja) * | 2016-09-16 | 2018-03-29 | 旭化成エレクトロニクス株式会社 | スイッチ装置 |
| JP2021132482A (ja) * | 2020-02-20 | 2021-09-09 | ローム株式会社 | 半導体装置及び電源システム |
-
1991
- 1991-02-28 JP JP5943491A patent/JPH04273716A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422588A (en) * | 1993-06-14 | 1995-06-06 | Analog Devices Inc. | Low distortion CMOS switch system |
| JPH10304266A (ja) * | 1997-04-28 | 1998-11-13 | Toshiba Corp | Ｃａｔｖ用ｒｆ出力回路 |
| JP2007187509A (ja) * | 2006-01-12 | 2007-07-26 | Denso Corp | 容量式物理量センサ |
| JP2009296516A (ja) * | 2008-06-09 | 2009-12-17 | Denso Corp | アナログスイッチおよびスイッチトキャパシタフィルタ |
| US7755395B2 (en) | 2008-07-17 | 2010-07-13 | Ricoh Company, Ltd. | Inverter circuit |
| JP5183814B1 (ja) * | 2012-06-28 | 2013-04-17 | 株式会社アドバンテスト | スイッチ装置および試験装置 |
| JP2018050289A (ja) * | 2016-09-16 | 2018-03-29 | 旭化成エレクトロニクス株式会社 | スイッチ装置 |
| JP2021132482A (ja) * | 2020-02-20 | 2021-09-09 | ローム株式会社 | 半導体装置及び電源システム |
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