JPH0249057B2 - - Google Patents
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- JPH0249057B2 JPH0249057B2 JP55121000A JP12100080A JPH0249057B2 JP H0249057 B2 JPH0249057 B2 JP H0249057B2 JP 55121000 A JP55121000 A JP 55121000A JP 12100080 A JP12100080 A JP 12100080A JP H0249057 B2 JPH0249057 B2 JP H0249057B2
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- circuit
- high voltage
- signal
- potential
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Rectifiers (AREA)
- Generation Of Surge Voltage And Current (AREA)
- Manipulation Of Pulses (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
本発明は、論理レベルでインターフエースされ
た高電圧発生集積回路システルの分野に関し、特
に浮動形ゲート素子の電荷状態で情報記憶する集
積化された浮動形ゲート回路素子を内蔵する持久
性（不揮発性）の集積回路記憶システルの動作用
の論理レベルでインターフエースされ立上り時間
を調整したゲート作用ダイオード基準高電圧発生
集積回路システルに関する。
た高電圧発生集積回路システルの分野に関し、特
に浮動形ゲート素子の電荷状態で情報記憶する集
積化された浮動形ゲート回路素子を内蔵する持久
性（不揮発性）の集積回路記憶システルの動作用
の論理レベルでインターフエースされ立上り時間
を調整したゲート作用ダイオード基準高電圧発生
集積回路システルに関する。
多くの集積回路記憶システムでは、２進データ
（１および零）の記憶用の記憶素子としてフリツ
プフロツプ回路の如き双安定半導体回路を使用す
る。情報を記憶するこのような静的記憶素子に関
しては、電源からの電流が２つの交差結合された
回路分岐の１つに連続的に流れ、他の分岐からは
殆んど流れないことが必要である。情報の記憶の
ため２つ（２進）の識別可能な記憶状態がこれに
よつて分岐が導通状態にあるか対応的に非導通状
態にあるかに従つて与えられる。従つて、このよ
うな半導体素子は、給電が停められたとき、記憶
状態を識別する電流は、該電流を流す分岐におけ
る流れが止まり、これに伴つて記憶素子内の情報
は消失するため、「揮発性」であると考えられる。
他のタイプの動的な集積回路記憶システムは動的
な記憶素子の連続的な周期的なリフレツシユのた
めの電力を必要とする。このような揮発性は従来
の半導体記憶システムの実質的な短所であり、当
技術では、電力が除かれた時でも半導体回路に不
揮発性を与えるための回路素子および構成を開発
するため多くの努力が払われて来た〔1978IEEE
国際固体回路会議抄録」08〜109頁のE.Harari等
の「256ビツトの不揮発性スタテイツクRAM」、
1978IEEE国際固体回路会議抄録」196〜197頁の
F.Berenga等の「E2PROM TVシンセサイザ」、
「IEEE Trans.Electron Devices」ED−25巻第８
号（1978）1061〜1065頁のM.Horne等の「MIL
規格の1024ビツトの不揮発性半導体RAM」、
「IEEE Trans.Electron Devices」ED−25巻第８
号（1978）のY.Uchida等の「不揮発性1K半導体
読出し／書込みRAM」、「1971IEEE国際固体回路
会護抄録」80−81頁のD.Frohannの「完全復号さ
れる2048ビツトの電気的にプログラム可能MOS
−ROM」、米国動許第3660819号、米国動許第
4099196号、米国特許第3500142号「Applied
Phys.Letters（1975年）」の505〜507頁のDiMaria
等の「多結晶シリコンから生長する酸化物におけ
るインターフエース効果および高導通性」、「J.of
Applied Phys.」48巻第11号（1977年）4834〜
4836頁のR.M.Anderson等の「多結晶シリコンに
おいて生長した酸化物における阻面導通機構の証
明」。〕 MOS浮動形ゲート構造に基ずく装置はデータ
保持が長いシステムに対しこれ迄使用されてい
る。浮動形ゲートは、基板から電気的に絶縁され
ているが基板と容量結合されてMOSトランジス
タのゲートを形成する導電材料のアイランドであ
る。この浮動ゲートの電荷の存否に従つて、
MOSトランジスタは連通状態（ON）又は非導
通状態（OFF）に切換えられて、浮動ゲートの
電荷の存否に対応する２進数「１」又は「零」の
記憶装置の記憶の基礎を形成する。浮動ゲートに
関して信号電荷を出入れするための装置が種々知
られている。電荷が一たんゲートに存在する時は
この電荷は恒久的にトラツプされるが、これは浮
動ゲートまその放電に対するバリアとして作用す
る絶縁材料により完全に包囲されているためであ
る。
（１および零）の記憶用の記憶素子としてフリツ
プフロツプ回路の如き双安定半導体回路を使用す
る。情報を記憶するこのような静的記憶素子に関
しては、電源からの電流が２つの交差結合された
回路分岐の１つに連続的に流れ、他の分岐からは
殆んど流れないことが必要である。情報の記憶の
ため２つ（２進）の識別可能な記憶状態がこれに
よつて分岐が導通状態にあるか対応的に非導通状
態にあるかに従つて与えられる。従つて、このよ
うな半導体素子は、給電が停められたとき、記憶
状態を識別する電流は、該電流を流す分岐におけ
る流れが止まり、これに伴つて記憶素子内の情報
は消失するため、「揮発性」であると考えられる。
他のタイプの動的な集積回路記憶システムは動的
な記憶素子の連続的な周期的なリフレツシユのた
めの電力を必要とする。このような揮発性は従来
の半導体記憶システムの実質的な短所であり、当
技術では、電力が除かれた時でも半導体回路に不
揮発性を与えるための回路素子および構成を開発
するため多くの努力が払われて来た〔1978IEEE
国際固体回路会議抄録」08〜109頁のE.Harari等
の「256ビツトの不揮発性スタテイツクRAM」、
1978IEEE国際固体回路会議抄録」196〜197頁の
F.Berenga等の「E2PROM TVシンセサイザ」、
「IEEE Trans.Electron Devices」ED−25巻第８
号（1978）1061〜1065頁のM.Horne等の「MIL
規格の1024ビツトの不揮発性半導体RAM」、
「IEEE Trans.Electron Devices」ED−25巻第８
号（1978）のY.Uchida等の「不揮発性1K半導体
読出し／書込みRAM」、「1971IEEE国際固体回路
会護抄録」80−81頁のD.Frohannの「完全復号さ
れる2048ビツトの電気的にプログラム可能MOS
−ROM」、米国動許第3660819号、米国動許第
4099196号、米国特許第3500142号「Applied
Phys.Letters（1975年）」の505〜507頁のDiMaria
等の「多結晶シリコンから生長する酸化物におけ
るインターフエース効果および高導通性」、「J.of
Applied Phys.」48巻第11号（1977年）4834〜
4836頁のR.M.Anderson等の「多結晶シリコンに
おいて生長した酸化物における阻面導通機構の証
明」。〕 MOS浮動形ゲート構造に基ずく装置はデータ
保持が長いシステムに対しこれ迄使用されてい
る。浮動形ゲートは、基板から電気的に絶縁され
ているが基板と容量結合されてMOSトランジス
タのゲートを形成する導電材料のアイランドであ
る。この浮動ゲートの電荷の存否に従つて、
MOSトランジスタは連通状態（ON）又は非導
通状態（OFF）に切換えられて、浮動ゲートの
電荷の存否に対応する２進数「１」又は「零」の
記憶装置の記憶の基礎を形成する。浮動ゲートに
関して信号電荷を出入れするための装置が種々知
られている。電荷が一たんゲートに存在する時は
この電荷は恒久的にトラツプされるが、これは浮
動ゲートまその放電に対するバリアとして作用す
る絶縁材料により完全に包囲されているためであ
る。
比較的高い電圧（論理レベル信号の電位に関し
て）パルスを付加して誘電電流即ち大きな装置電
流を絶縁する浮動ゲートを横切る大きなトンネル
効果の電界を生成することによつて記憶素子の浮
動ゲート素子に関して電荷を出入れすることがで
きる。このような高電圧のパルスはこれ迄外部の
電源回路から与えられていたが、これは制御が容
易でかつコスト効果が高い方法で所望の制御され
たパルス波形および電圧を提供する点から多くの
短所を有する。このため、持久形記憶システムに
対して制御された高電圧のパルスを与えるための
信頼性の高い積回路で且つ論理レベル電圧で駆動
される高電圧生成システムが必要とされる。
て）パルスを付加して誘電電流即ち大きな装置電
流を絶縁する浮動ゲートを横切る大きなトンネル
効果の電界を生成することによつて記憶素子の浮
動ゲート素子に関して電荷を出入れすることがで
きる。このような高電圧のパルスはこれ迄外部の
電源回路から与えられていたが、これは制御が容
易でかつコスト効果が高い方法で所望の制御され
たパルス波形および電圧を提供する点から多くの
短所を有する。このため、持久形記憶システムに
対して制御された高電圧のパルスを与えるための
信頼性の高い積回路で且つ論理レベル電圧で駆動
される高電圧生成システムが必要とされる。
公知であり多くの用途に対して広く使用される
如き個々の素子を用いて高電圧を形成することは
比較的簡単である。更に、モノシリツク形集積回
路として実施される高電圧発生回路が屡々液晶表
示モジユールを駆動する時計回路の如き簡単な装
置において使用されて来た。しかし、このような
用途では生成されたパルスの正確な時間即ちレベ
ル制御は殆んど必要でない。従つて、低電圧で制
御される集積回路の一部として実施可能な十分に
制御された高電圧パルスを形成するための高電圧
発生装置に対する需要があり、このような装置の
提供が本発明の１つの目的である。
如き個々の素子を用いて高電圧を形成することは
比較的簡単である。更に、モノシリツク形集積回
路として実施される高電圧発生回路が屡々液晶表
示モジユールを駆動する時計回路の如き簡単な装
置において使用されて来た。しかし、このような
用途では生成されたパルスの正確な時間即ちレベ
ル制御は殆んど必要でない。従つて、低電圧で制
御される集積回路の一部として実施可能な十分に
制御された高電圧パルスを形成するための高電圧
発生装置に対する需要があり、このような装置の
提供が本発明の１つの目的である。
本発明の別の目的は、低レベルの論理電圧の他
の回路部分とインターフエースされる集積回路の
一部として実施可能な十分に制御された立上り時
間とピーク電圧レベルを有する高電圧パルスを生
じる方法および集積回路装置の提供にある。他の
目的は、約１ミリ秒如き比較的長い時定数を生じ
るようにできる方法および集積回路装置の提供に
ある。前記目的その他の目的については、以下の
詳細な説明および添付図面から明らかになるであ
ろう。
の回路部分とインターフエースされる集積回路の
一部として実施可能な十分に制御された立上り時
間とピーク電圧レベルを有する高電圧パルスを生
じる方法および集積回路装置の提供にある。他の
目的は、約１ミリ秒如き比較的長い時定数を生じ
るようにできる方法および集積回路装置の提供に
ある。前記目的その他の目的については、以下の
詳細な説明および添付図面から明らかになるであ
ろう。
一般に、本発明は、印加されたポンプ作用電位
を越える出力電力を負荷出力ターミナルに与え、
印加されたポンプ作用電位を越える基準出力電位
を与えるため印加されたクロツク・ポンピング電
位により複数の別個の直列接続された増加電位段
に沿つて電荷パケツトをポンピングするための電
荷ポンピング装置を含む高電圧信号を生じる方法
および装置を目的としている。前記電荷ポンピン
グ装置は、50％より低いデユーテイサイクルと、
約10ボルト以下のピークピーク電圧を有するオー
バーラツプしないレベル信号、望ましくは約５ボ
ルト以下のピークピーク電圧を有する低い論理レ
ベルの信号の如き２相のオーバラツプしないクロ
ツク信号により駆動されることが望ましい。この
回路は、更に、予め定めた基準電位値が基準出力
電位を制限する装置と、必らずしも必要ないが望
ましくはある与えられた出力インピーダンスに対
する出力電位の立上り時間が基準電位の立上り時
間より長くように予め定めた方法で出力電位の立
上り時間と基準電位の立上り時間を制御する装置
とを含むことができる。基準出力電位を制御する
装置は、高電圧の正確に制御可能な電圧制限装置
を提供するためゲート作用ダイオード素子の逆の
極性の降服電圧を用いることが望ましい。以下に
更に詳細に述べる如く電圧パルスの立上り時間を
制御するためにフイードバツク回路を使用するこ
ともできる。
を越える出力電力を負荷出力ターミナルに与え、
印加されたポンプ作用電位を越える基準出力電位
を与えるため印加されたクロツク・ポンピング電
位により複数の別個の直列接続された増加電位段
に沿つて電荷パケツトをポンピングするための電
荷ポンピング装置を含む高電圧信号を生じる方法
および装置を目的としている。前記電荷ポンピン
グ装置は、50％より低いデユーテイサイクルと、
約10ボルト以下のピークピーク電圧を有するオー
バーラツプしないレベル信号、望ましくは約５ボ
ルト以下のピークピーク電圧を有する低い論理レ
ベルの信号の如き２相のオーバラツプしないクロ
ツク信号により駆動されることが望ましい。この
回路は、更に、予め定めた基準電位値が基準出力
電位を制限する装置と、必らずしも必要ないが望
ましくはある与えられた出力インピーダンスに対
する出力電位の立上り時間が基準電位の立上り時
間より長くように予め定めた方法で出力電位の立
上り時間と基準電位の立上り時間を制御する装置
とを含むことができる。基準出力電位を制御する
装置は、高電圧の正確に制御可能な電圧制限装置
を提供するためゲート作用ダイオード素子の逆の
極性の降服電圧を用いることが望ましい。以下に
更に詳細に述べる如く電圧パルスの立上り時間を
制御するためにフイードバツク回路を使用するこ
ともできる。
次に添付図において、第１図には一実施例によ
る高電圧発生回路１０が示され、この回路は、本
文において参考のため引用される同日に出願され
た特願昭55−121001号（特開昭56−44190号公報）
「不揮発性のランダム・アクセス・記憶装置」に
記載される如き持久形の集積された記憶回路にお
いて特に使用される、制御された高電圧出力信号
パルスSTOREを与えるためのものである。
る高電圧発生回路１０が示され、この回路は、本
文において参考のため引用される同日に出願され
た特願昭55−121001号（特開昭56−44190号公報）
「不揮発性のランダム・アクセス・記憶装置」に
記載される如き持久形の集積された記憶回路にお
いて特に使用される、制御された高電圧出力信号
パルスSTOREを与えるためのものである。
本回路１０は、第３図、第９図および第１０図
に関して更に説明する電荷ポンピング・セクシヨ
ン１２と、第５図に関して更に詳細に説明する高
電圧制御セクシヨン１４と、第７図に関して更に
詳細に説明する高インピーダンスの高電圧感知回
路１６と、第８図に関して更に詳細に説明する高
電圧フイードバツク用サブ回路１８を含む。
に関して更に説明する電荷ポンピング・セクシヨ
ン１２と、第５図に関して更に詳細に説明する高
電圧制御セクシヨン１４と、第７図に関して更に
詳細に説明する高インピーダンスの高電圧感知回
路１６と、第８図に関して更に詳細に説明する高
電圧フイードバツク用サブ回路１８を含む。
回路１０は更に、この回路に対する論理制御信
号を生成するための記憶バツフア論理回路２０を
含む。
号を生成するための記憶バツフア論理回路２０を
含む。
第１図に示す如く、高電圧発生回路１０に対し
て４つの外部信号が与えられる。この等の４つの
入力信号は、論理レベル入力信号１００と、
論理レベル・チツプ選択入力信号CS１０６，φ
１ １０２，φ２ １０４（φ１，φ２はオーバ
ーラツプしない２つの相のクロツク信号）であ
る。前記の論理レベル記憶入力信号は直接
集積回路のターミナル入力ピンに与えることがで
き、高電圧パルス発生サイクルを開始するため使
用される。チツプ選択信号CSは、RAM記憶装置
に対して集積回路「チツプ」列を有するシステム
の論理チツプの選択のため使用される公知の
TTL論理レベル信号である。
て４つの外部信号が与えられる。この等の４つの
入力信号は、論理レベル入力信号１００と、
論理レベル・チツプ選択入力信号CS１０６，φ
１ １０２，φ２ １０４（φ１，φ２はオーバ
ーラツプしない２つの相のクロツク信号）であ
る。前記の論理レベル記憶入力信号は直接
集積回路のターミナル入力ピンに与えることがで
き、高電圧パルス発生サイクルを開始するため使
用される。チツプ選択信号CSは、RAM記憶装置
に対して集積回路「チツプ」列を有するシステム
の論理チツプの選択のため使用される公知の
TTL論理レベル信号である。
回路１０の所望の高電圧出力信号はSTORE信
号２００である。回路１０により使用される内部
の制御信号は、ストア・ラツチ信号３００
と、ストア制御信号STC３０２と３０４と、
高電圧フイードバツク制御信号VFB３０６と、高
電圧感知信号HV SENSE３０８と、２相の電荷
ポンプ駆動信号φ１ ３１０とφ２ ３１２であ
る。内部制御信号は、それぞれノード４００，４
０３，４０４，４０６，４０８，４１０，４１２
に与えられる。
号２００である。回路１０により使用される内部
の制御信号は、ストア・ラツチ信号３００
と、ストア制御信号STC３０２と３０４と、
高電圧フイードバツク制御信号VFB３０６と、高
電圧感知信号HV SENSE３０８と、２相の電荷
ポンプ駆動信号φ１ ３１０とφ２ ３１２であ
る。内部制御信号は、それぞれノード４００，４
０３，４０４，４０６，４０８，４１０，４１２
に与えられる。
第２図は種々の信号のタイミング関係を説明
し、回線１０の動作における典型的なサイクルは
第１図および第２図に関して次に説明する。第２
図の信号タイミング位置を示す番号は照合の便の
ため〔 〕内に示す。回路１０は最初入力チツプ
選択信号CS１０６をローの状態からハイの状態
〔800〕へ変換えることによつて選択される。この
チツプ選択信号CSは第１図に示す如きMOSトラ
ンジスタのゲートに与えられて、記憶バツフア２
０のストア・ラツチ２２が入力１００から
生じる信号により変更できるかどうか制御する。
最初の状態においては内部の論理信号は通
常ハイの状態である。入力信号CSがハイの状態
にあると、もし入力信号がロー〔802〕にな
るならば、内部論理信号はロー〔804〕にな
る。更にこのローになる信号は内部制御信
号３０４をロー〔818〕の状態にさせ、同時
に信号STC３０２をハイ〔820〕にさせる。信号
STCローの状態は高電圧感知回路１６の第１段
４０４に送られ、電圧トランスレータ５１０を解
放して電荷ポンプ１２からの信号HVとHVC間
の差を感知する。これ等の信号は各導線５００，
５０２により高電圧感知回路１６に与えられる。
高電圧感知回路１６の入力４０３側に与えられ
た。信号ローの状態は同様に高電圧感知回
路１６の各段520、530、540を解放し、更
に信号HV５００と信号HVC５０２間の差異を
増巾し変換することができる。電圧トランスレー
タ５２０の入口４０３側に与えられた信号
のハイの状態は信号HV SENSE３０８をその最
初の状態、即ちローの状態にセツトする。フイー
ドバツク制御回路１８の入力４００側に与えられ
た信号のローの状態は、オーバーラツプし
ない電荷ポンピング・ロツク信号φ１ ３１０と
φ２ ３１２をして発振状態〔806〕と〔808〕を
開始させる。信号のローの状態の動作は、
単に外部φ１入力１０２と外部φ２入力１０４を
φ１ ３１０とφ２ ３１２に進めることであ
る。しかし、対応するφ１，φ２、入力信号１０
２，１０４の振巾の関数としての回路１８の出力
３１０，３１２の振巾φ１，φ２は、回路１８の
各ターミナル４０６に与えられたフイードバツク
電圧信号VFBにより制御される。オーバーラツプ
しない２相の入力信号１０２，１０４は一定のピ
ークピーク電圧を有し、回路１８に連続的に与え
られる。一方、φ１およびφ２出力信号３１０，
３１２は、回路１８の各ターミナル４００に信号
STLのローの状態が与えられる時、回路１８の
ターミナル４０６に対して与えられるフイードバ
ツク電圧VFBの関数である電圧の振巾で現われる
のみである。φ１信号３１０とφ２信号３１２の
最初の状態および振巾制御は、高電圧信号のパル
ス発生の制御時の回路１０にとつて重要である。
このため、（振巾変調された）２つの相のクロツ
ク信号３１０，３１２は高電圧発生回路１２の入
力ノード４１０，４１２（第３回）に与えられ、
高電圧信号HV３１４と高電圧制御信号HVC３
１６を惹起する。このような電圧の発生の開始は
第２図で照合番号〔812〕と〔810〕で示される。
第３図において更に詳細に示される実施例におい
ては、高電圧が13の共通ポンプ段６０２，６０
４，６０６，６０８，６１０，６１２，６１４，
６１６，６１８，６２０，６２２，６２４，６２
６および２つの分岐即ちポンプ段６２８，６３
０，６３２とポンプ段６２９，６３１，６３３を
含む16段の電荷ポンプによつて生成される。各ポ
ンプ段は直列に接続され、各段はある高インピー
ダンス負荷に対して前段より約３ボルト上の漸近
線の状態に達するようになつており、矩形波を用
いて２つの相の駆動クロツク信号４１０，４１２
は約５ボルトのピークピーク振巾を有し、又クラ
ンプ措置が講じられなければ約１ボルトの１つの
段装置の閾値VTを有する。５ボルトの駆動信号
４１０，４１２を最初に加えるこのような条件下
では、信号HVおよびHVCが立上る時、出力電
圧STORE２００が立上り〔814〕を開始する。
トランジスタ２２２（第５図）のゲートにおける
電荷ポンプ段６２９，６３１，６３３から高電圧
信号HVCの制御を介して高電圧信号HVを
STOREターミナル２００にゲートするトランジ
スタ２２２の動作によつて出力電圧STOREが立
上る。出力トラジスタ２２２のゲートがSTORE
出力ターミナル２００における負荷と比較して比
較的小さな容量性負荷であるため、信号HVCの
電圧は電圧HVよりも早く立上る。このため、出
力ターミナル２００における負荷は持久性の記憶
素子列でよい。
し、回線１０の動作における典型的なサイクルは
第１図および第２図に関して次に説明する。第２
図の信号タイミング位置を示す番号は照合の便の
ため〔 〕内に示す。回路１０は最初入力チツプ
選択信号CS１０６をローの状態からハイの状態
〔800〕へ変換えることによつて選択される。この
チツプ選択信号CSは第１図に示す如きMOSトラ
ンジスタのゲートに与えられて、記憶バツフア２
０のストア・ラツチ２２が入力１００から
生じる信号により変更できるかどうか制御する。
最初の状態においては内部の論理信号は通
常ハイの状態である。入力信号CSがハイの状態
にあると、もし入力信号がロー〔802〕にな
るならば、内部論理信号はロー〔804〕にな
る。更にこのローになる信号は内部制御信
号３０４をロー〔818〕の状態にさせ、同時
に信号STC３０２をハイ〔820〕にさせる。信号
STCローの状態は高電圧感知回路１６の第１段
４０４に送られ、電圧トランスレータ５１０を解
放して電荷ポンプ１２からの信号HVとHVC間
の差を感知する。これ等の信号は各導線５００，
５０２により高電圧感知回路１６に与えられる。
高電圧感知回路１６の入力４０３側に与えられ
た。信号ローの状態は同様に高電圧感知回
路１６の各段520、530、540を解放し、更
に信号HV５００と信号HVC５０２間の差異を
増巾し変換することができる。電圧トランスレー
タ５２０の入口４０３側に与えられた信号
のハイの状態は信号HV SENSE３０８をその最
初の状態、即ちローの状態にセツトする。フイー
ドバツク制御回路１８の入力４００側に与えられ
た信号のローの状態は、オーバーラツプし
ない電荷ポンピング・ロツク信号φ１ ３１０と
φ２ ３１２をして発振状態〔806〕と〔808〕を
開始させる。信号のローの状態の動作は、
単に外部φ１入力１０２と外部φ２入力１０４を
φ１ ３１０とφ２ ３１２に進めることであ
る。しかし、対応するφ１，φ２、入力信号１０
２，１０４の振巾の関数としての回路１８の出力
３１０，３１２の振巾φ１，φ２は、回路１８の
各ターミナル４０６に与えられたフイードバツク
電圧信号VFBにより制御される。オーバーラツプ
しない２相の入力信号１０２，１０４は一定のピ
ークピーク電圧を有し、回路１８に連続的に与え
られる。一方、φ１およびφ２出力信号３１０，
３１２は、回路１８の各ターミナル４００に信号
STLのローの状態が与えられる時、回路１８の
ターミナル４０６に対して与えられるフイードバ
ツク電圧VFBの関数である電圧の振巾で現われる
のみである。φ１信号３１０とφ２信号３１２の
最初の状態および振巾制御は、高電圧信号のパル
ス発生の制御時の回路１０にとつて重要である。
このため、（振巾変調された）２つの相のクロツ
ク信号３１０，３１２は高電圧発生回路１２の入
力ノード４１０，４１２（第３回）に与えられ、
高電圧信号HV３１４と高電圧制御信号HVC３
１６を惹起する。このような電圧の発生の開始は
第２図で照合番号〔812〕と〔810〕で示される。
第３図において更に詳細に示される実施例におい
ては、高電圧が13の共通ポンプ段６０２，６０
４，６０６，６０８，６１０，６１２，６１４，
６１６，６１８，６２０，６２２，６２４，６２
６および２つの分岐即ちポンプ段６２８，６３
０，６３２とポンプ段６２９，６３１，６３３を
含む16段の電荷ポンプによつて生成される。各ポ
ンプ段は直列に接続され、各段はある高インピー
ダンス負荷に対して前段より約３ボルト上の漸近
線の状態に達するようになつており、矩形波を用
いて２つの相の駆動クロツク信号４１０，４１２
は約５ボルトのピークピーク振巾を有し、又クラ
ンプ措置が講じられなければ約１ボルトの１つの
段装置の閾値VTを有する。５ボルトの駆動信号
４１０，４１２を最初に加えるこのような条件下
では、信号HVおよびHVCが立上る時、出力電
圧STORE２００が立上り〔814〕を開始する。
トランジスタ２２２（第５図）のゲートにおける
電荷ポンプ段６２９，６３１，６３３から高電圧
信号HVCの制御を介して高電圧信号HVを
STOREターミナル２００にゲートするトランジ
スタ２２２の動作によつて出力電圧STOREが立
上る。出力トラジスタ２２２のゲートがSTORE
出力ターミナル２００における負荷と比較して比
較的小さな容量性負荷であるため、信号HVCの
電圧は電圧HVよりも早く立上る。このため、出
力ターミナル２００における負荷は持久性の記憶
素子列でよい。
出力電圧がこのような回路において容易に制御
できることが回路１０の特筆すべき特徴であり、
このため、電荷分岐６２９，６３１，６３３から
の信号HVCの最大電圧はゲート作用ダイオード
６５０によりクランプされ、その逆バイアス降服
電圧特性は高電圧基準素子を提供するため使用さ
れる。ゲート作用ダイオード６５０の断面図は第
６図に示される。もしダイオード６５０が零ボル
トのような低電圧に保持されると、約25ボルトの
印加電圧HVCの場合には、このゲート作用ダイ
オード６５０には十分な電界が生じてダイオード
の空乏層に破壊を生じる。この効果はHVCの約
25ボルトにクランプすることである。しかし、こ
の降服点はゲートに与えた電圧６５１により「同
調可能」である。例えば、もしゲート電圧圧６５
１がトランジスタ２１８を介して＋５ボルトに保
持されると、HVCのクランプ電圧は約30ボルト
である。同様に、ゲート作用基準ダイオード６５
０のゲート６５１が例えば接地されたトランジス
タ２２０の導通状態にすることにより零ボルトに
保持されるならば、電荷ポンプ分岐６２９，６３
１，６３３により生成される信号HVCのクラン
プ電圧は25ボルトとなる。クランプ電圧は、誘電
体の厚さ、電圧差およびドーピング密度の関数で
あるが、25ボルトのクランプ電圧は約1000オング
ストロームのゲートの酸化物層の厚さを有するゲ
ート作用ダイオードの場合に一般的である。装置
２１８，２２０（第５図）により形成されるイン
バータの導電率を変化させることにより種々のゲ
ート電圧Vg６５１が達成される。
できることが回路１０の特筆すべき特徴であり、
このため、電荷分岐６２９，６３１，６３３から
の信号HVCの最大電圧はゲート作用ダイオード
６５０によりクランプされ、その逆バイアス降服
電圧特性は高電圧基準素子を提供するため使用さ
れる。ゲート作用ダイオード６５０の断面図は第
６図に示される。もしダイオード６５０が零ボル
トのような低電圧に保持されると、約25ボルトの
印加電圧HVCの場合には、このゲート作用ダイ
オード６５０には十分な電界が生じてダイオード
の空乏層に破壊を生じる。この効果はHVCの約
25ボルトにクランプすることである。しかし、こ
の降服点はゲートに与えた電圧６５１により「同
調可能」である。例えば、もしゲート電圧圧６５
１がトランジスタ２１８を介して＋５ボルトに保
持されると、HVCのクランプ電圧は約30ボルト
である。同様に、ゲート作用基準ダイオード６５
０のゲート６５１が例えば接地されたトランジス
タ２２０の導通状態にすることにより零ボルトに
保持されるならば、電荷ポンプ分岐６２９，６３
１，６３３により生成される信号HVCのクラン
プ電圧は25ボルトとなる。クランプ電圧は、誘電
体の厚さ、電圧差およびドーピング密度の関数で
あるが、25ボルトのクランプ電圧は約1000オング
ストロームのゲートの酸化物層の厚さを有するゲ
ート作用ダイオードの場合に一般的である。装置
２１８，２２０（第５図）により形成されるイン
バータの導電率を変化させることにより種々のゲ
ート電圧Vg６５１が達成される。
電荷ポンピングの開始直後の充電サイクルの部
分においては、トランジスタ２１２，２０８，２
１０はそれぞれ＋５ボルトの各ソース２０９を有
するが、これは内部制御信号４００がロー
状態であるためである。更に、トランジスタ２０
８，２１０，２１２のゲートが＋５ボルトである
ため、これ等のトランジスタはOFF（非導通）の
状態に切換えられ、この状態はノード５００，５
０２およびHVC高電圧制御信号３１６を正にな
らせて共通のソース２０９にはリンクさせない。
しかし、HVC制御信号３１６が約＋25ボルト
〔816〕に達する時、これはゲート作用ダイオード
基準素子６５０の動作によりこの値にクランプさ
れる。しかし、他の電荷ポンプ分岐６２８，６３
０，６３２、HV３１４からの高電圧信号は上昇
し続けることができ、STORE出力ターミナル２
００の電圧はトランジスタ２２２が遮断又は飽和
の状態〔822〕となる迄上昇する。この状態
［818］において、トランジスタ２２２が遮断して
STOREにおける大きなキヤパシタンスからHV
（ノード３１４）を切り離すので、HVにおける
容量的負荷は大きく低減される。
分においては、トランジスタ２１２，２０８，２
１０はそれぞれ＋５ボルトの各ソース２０９を有
するが、これは内部制御信号４００がロー
状態であるためである。更に、トランジスタ２０
８，２１０，２１２のゲートが＋５ボルトである
ため、これ等のトランジスタはOFF（非導通）の
状態に切換えられ、この状態はノード５００，５
０２およびHVC高電圧制御信号３１６を正にな
らせて共通のソース２０９にはリンクさせない。
しかし、HVC制御信号３１６が約＋25ボルト
〔816〕に達する時、これはゲート作用ダイオード
基準素子６５０の動作によりこの値にクランプさ
れる。しかし、他の電荷ポンプ分岐６２８，６３
０，６３２、HV３１４からの高電圧信号は上昇
し続けることができ、STORE出力ターミナル２
００の電圧はトランジスタ２２２が遮断又は飽和
の状態〔822〕となる迄上昇する。この状態
［818］において、トランジスタ２２２が遮断して
STOREにおける大きなキヤパシタンスからHV
（ノード３１４）を切り離すので、HVにおける
容量的負荷は大きく低減される。
STOREターミナル２００における電圧の立上
りの間、STOREの立上り時間を能動的に制御す
るフイードバツク回路が動作中である。このた
め、前述の如く、高電圧発生回路装置１２のポン
ピング率は多相のオーバーラツピングしないポン
プクロツク信号φ１ ３１０およびφ２ ３１２
の振巾により直接制御される。相発生装置１８に
おけるノード４０６に対するフイードバツクVFB
の付与は、これ等のポンプ駆動信号φ１とφ２の
振巾に直接影響を及ぼす。例えば、フイードバツ
ク電圧VFBが零ボルトであれば、ノード３１０，
３１２におけるφ１およびφ２はそれぞれ1.5ボ
ルトとなり、負荷ポンピング作用は殆んど生じな
い。一方、もしフイードバツク電圧VFBが最大の
レベル（TTL回路１０に対する）にあるならば、
ノード３１０，３１２における信号φ１およびφ
２のピーク振巾は約4.8ボルトの最大振巾となる。
これは高電圧発生回路１２の最小と最大のポンピ
ング動作範囲と対応し、これにより出力信号HV
および制御信号HVCの立上り時間を制御する。
出力ノード即ちターミナル２００における
STOREパルスの立上り時間はコンデンサ３５０
によつて検出される。このため、フイードバツク
回路のノードの電括位はコンデンサ３５０を介し
てノード３５１に現われる変位電流と、ノード３
５１の立上り電位によりONになるトランジスタ
３５２により与えられる電流の均衡によつて決定
される。
りの間、STOREの立上り時間を能動的に制御す
るフイードバツク回路が動作中である。このた
め、前述の如く、高電圧発生回路装置１２のポン
ピング率は多相のオーバーラツピングしないポン
プクロツク信号φ１ ３１０およびφ２ ３１２
の振巾により直接制御される。相発生装置１８に
おけるノード４０６に対するフイードバツクVFB
の付与は、これ等のポンプ駆動信号φ１とφ２の
振巾に直接影響を及ぼす。例えば、フイードバツ
ク電圧VFBが零ボルトであれば、ノード３１０，
３１２におけるφ１およびφ２はそれぞれ1.5ボ
ルトとなり、負荷ポンピング作用は殆んど生じな
い。一方、もしフイードバツク電圧VFBが最大の
レベル（TTL回路１０に対する）にあるならば、
ノード３１０，３１２における信号φ１およびφ
２のピーク振巾は約4.8ボルトの最大振巾となる。
これは高電圧発生回路１２の最小と最大のポンピ
ング動作範囲と対応し、これにより出力信号HV
および制御信号HVCの立上り時間を制御する。
出力ノード即ちターミナル２００における
STOREパルスの立上り時間はコンデンサ３５０
によつて検出される。このため、フイードバツク
回路のノードの電括位はコンデンサ３５０を介し
てノード３５１に現われる変位電流と、ノード３
５１の立上り電位によりONになるトランジスタ
３５２により与えられる電流の均衡によつて決定
される。
ドライバの振巾を制御しこれにより電荷ポンプ
発生立上り時間を制御するため使用されるフイー
ドバツク電圧VFB３０６はトランジスタ３５６と
３５４により形成される本発明の回路により提供
される。トランジスタ３５４のゲートはノード３
５１によつて制御される。もしノード３５１がロ
ーの状態ならば、トランジスタ３５４はOFFと
なつて立上り時間のフイードバツク電圧VFBは最
大となり、このため更に出力ノード３１０，３１
２における駆動信号φ１およびφ２に最大の電圧
を持たせ、これにより高電圧発生回路１２に最大
の速度でポンピング動作をさせる。例えば負荷イ
ンピーダンスに接続されたSTOREノード２００
が非常に遅い立上り時間を有するならば、このよ
うな状態が生じる。その結果生じる最大VFB効果
は電荷ポンプ１２の電荷ポンピング速度を最大に
することによりSTOREノード２００の立上り時
間を減少させることである。しかし、STOREノ
ード２００において比較的早い立上り時間による
生じる如くノード３５１が立上りを開始する時、
トランジスタ３５４はONになり始め、このため
フイードバツク電圧VFB３０６は減少し始める。
比較的低いフイードバツク電圧VFBが回路１８の
ノード４０６に与えられる時、電荷ポンプ駆動信
号φ１およびφ２はそれぞれノード３１０，３１
２において振巾が減少し始める。このため、高電
圧発生装置１２に比較的低速でポンピング動作を
行わせ、これによりSTOREノード２００におい
て与えられる高電圧の立上り時間を遅くさせる。
発生立上り時間を制御するため使用されるフイー
ドバツク電圧VFB３０６はトランジスタ３５６と
３５４により形成される本発明の回路により提供
される。トランジスタ３５４のゲートはノード３
５１によつて制御される。もしノード３５１がロ
ーの状態ならば、トランジスタ３５４はOFFと
なつて立上り時間のフイードバツク電圧VFBは最
大となり、このため更に出力ノード３１０，３１
２における駆動信号φ１およびφ２に最大の電圧
を持たせ、これにより高電圧発生回路１２に最大
の速度でポンピング動作をさせる。例えば負荷イ
ンピーダンスに接続されたSTOREノード２００
が非常に遅い立上り時間を有するならば、このよ
うな状態が生じる。その結果生じる最大VFB効果
は電荷ポンプ１２の電荷ポンピング速度を最大に
することによりSTOREノード２００の立上り時
間を減少させることである。しかし、STOREノ
ード２００において比較的早い立上り時間による
生じる如くノード３５１が立上りを開始する時、
トランジスタ３５４はONになり始め、このため
フイードバツク電圧VFB３０６は減少し始める。
比較的低いフイードバツク電圧VFBが回路１８の
ノード４０６に与えられる時、電荷ポンプ駆動信
号φ１およびφ２はそれぞれノード３１０，３１
２において振巾が減少し始める。このため、高電
圧発生装置１２に比較的低速でポンピング動作を
行わせ、これによりSTOREノード２００におい
て与えられる高電圧の立上り時間を遅くさせる。
立上り時間の制御の範囲は、STOREにおける
負荷のサイズと、高電圧発生装置とフイードバツ
ク回路と相の振巾の詳細なサイズとの相互関係に
依存している。広い範囲に制御された立上り時間
が可能であることに注目すべきである。特に、非
常に長い立上り時間の発生はIC回路の設計上の
問題である。この回路は高電圧パルスに制御され
た立上り時間を与える。特定の事例としては、こ
の回路がミリ秒の範囲（例、0.1ミリ秒乃至10ミ
リ秒）内でパルスを形成してこれを制御すること
ができることである。図示された実施例は、負荷
のキヤパシタンスが約50pFから約150pFに変化す
るのに対して高電圧パルスの立上り時間を約0.8
ミリ秒から約1.5ミリ秒の立上り時間範囲に制御
しうる。ところで、浮動形ゲート素子の電荷状態
で情報記憶する集積化された浮動形ゲート回路素
子を内蔵する持久性の集積記憶装置、例えば
EEPROM装置においては、高電圧発生装置に対
する容量負荷は、主として、所与のメモリサイク
ル中に選択されたゲートの数によつて広く変化す
る。そして、EERPOM装置の有効寿命は、高電
圧信号の立上り時間が早過ぎると急激に低下す
る。従つて、本発明においては、上述のように高
電圧プログラム信号を制御しうることから、
EEPROM装置の有効寿命を最適なものにするこ
とができる。
負荷のサイズと、高電圧発生装置とフイードバツ
ク回路と相の振巾の詳細なサイズとの相互関係に
依存している。広い範囲に制御された立上り時間
が可能であることに注目すべきである。特に、非
常に長い立上り時間の発生はIC回路の設計上の
問題である。この回路は高電圧パルスに制御され
た立上り時間を与える。特定の事例としては、こ
の回路がミリ秒の範囲（例、0.1ミリ秒乃至10ミ
リ秒）内でパルスを形成してこれを制御すること
ができることである。図示された実施例は、負荷
のキヤパシタンスが約50pFから約150pFに変化す
るのに対して高電圧パルスの立上り時間を約0.8
ミリ秒から約1.5ミリ秒の立上り時間範囲に制御
しうる。ところで、浮動形ゲート素子の電荷状態
で情報記憶する集積化された浮動形ゲート回路素
子を内蔵する持久性の集積記憶装置、例えば
EEPROM装置においては、高電圧発生装置に対
する容量負荷は、主として、所与のメモリサイク
ル中に選択されたゲートの数によつて広く変化す
る。そして、EERPOM装置の有効寿命は、高電
圧信号の立上り時間が早過ぎると急激に低下す
る。従つて、本発明においては、上述のように高
電圧プログラム信号を制御しうることから、
EEPROM装置の有効寿命を最適なものにするこ
とができる。
高電圧パルスSTOREが、ゲート作用ダイオー
ドがクランプした電圧基準ソースHVC（ノード３
１６における）により決定される如きその最大電
圧に一たん達すると、この事象を検出する装置が
回路１０に設けられている。このため、このよう
な検出はノード５００と５０２における差のHV
およびHVC信号を介して行われ、このノードは
回路１０全体のサイクルと初期化の完了を合図す
る信号HV SENSEを与える４段の回路網１６を
給電する。
ドがクランプした電圧基準ソースHVC（ノード３
１６における）により決定される如きその最大電
圧に一たん達すると、この事象を検出する装置が
回路１０に設けられている。このため、このよう
な検出はノード５００と５０２における差のHV
およびHVC信号を介して行われ、このノードは
回路１０全体のサイクルと初期化の完了を合図す
る信号HV SENSEを与える４段の回路網１６を
給電する。
第２図によれば、高電圧制御信号HVCがその
最大レベル〔816〕に達すると、STOREノード
２００はHVCゲート作用トランジスタ２２２に
より決定されるその最大電圧〔822〕に達する迄
電位の立上りを続ける。時点〔818〕で電荷ポン
プ分岐６２８，６３０，６３２からの高電圧出力
信号HVは、STOREノード２００がもはや負荷
ではないため、更に早い速度で立上りを開始す
る。状態［818］の時、ノード５００はノード５
０２より低い、それは、トランジスタ２０４より
僅かに高い閾値電圧を与えられるトランジスタ２
０６により生じる。状態〔818〕の時、制御論理
回路２０により与えられる内部論理制御信号
STCはノード４０４，４０３において低く、こ
のため４段の回路網５１０，５２０，５３０，５
４０をして入力５００と５０２における電位差に
応答させ、出力論理レベル信号HV SENSE３０
８を生じさせる。論理レベル信号HV SENSEは
ノード５０２より低い入力ノード５００の条件に
対して低い。この信号HV SENSEは入力ノード
５００より低いノード５０２の条件に対して逆に
高い。
最大レベル〔816〕に達すると、STOREノード
２００はHVCゲート作用トランジスタ２２２に
より決定されるその最大電圧〔822〕に達する迄
電位の立上りを続ける。時点〔818〕で電荷ポン
プ分岐６２８，６３０，６３２からの高電圧出力
信号HVは、STOREノード２００がもはや負荷
ではないため、更に早い速度で立上りを開始す
る。状態［818］の時、ノード５００はノード５
０２より低い、それは、トランジスタ２０４より
僅かに高い閾値電圧を与えられるトランジスタ２
０６により生じる。状態〔818〕の時、制御論理
回路２０により与えられる内部論理制御信号
STCはノード４０４，４０３において低く、こ
のため４段の回路網５１０，５２０，５３０，５
４０をして入力５００と５０２における電位差に
応答させ、出力論理レベル信号HV SENSE３０
８を生じさせる。論理レベル信号HV SENSEは
ノード５０２より低い入力ノード５００の条件に
対して低い。この信号HV SENSEは入力ノード
５００より低いノード５０２の条件に対して逆に
高い。
４段の差検出論理システム１６は特に、ノード
５００，５０２に生じる比較的高い電圧で機能す
るようになつている。段５１０は、一般に約25ボ
ルトである電圧５００と５０２を約2.5ボルトに
変換するよう機能する。比較的低い電圧（２〜３
ボルト）は他の信号増巾および処理に更に適して
いる。高電圧の差入力ノード５００と５０２は容
量（高インピーダンス）結合のみにより段５１０
と相互作用することに注目すべきであり、このこ
とはノード５００と５０２における電圧が感知回
路によりロード・ダウンされないことを意味し、
このような高電圧信号にとつてしばしば非常に重
要である。もしSTOREノード２００が高インピ
ーダンスの負荷駆動するため用いられるならば、
高電圧発生装置１２は小さな電流（マイクロアン
ペア）を供給するだけでよく、従つて、この感知
方法も又高電圧発生装置１２に負荷をかけないよ
うな高インピーダンス系統であることも同様に重
要である。
５００，５０２に生じる比較的高い電圧で機能す
るようになつている。段５１０は、一般に約25ボ
ルトである電圧５００と５０２を約2.5ボルトに
変換するよう機能する。比較的低い電圧（２〜３
ボルト）は他の信号増巾および処理に更に適して
いる。高電圧の差入力ノード５００と５０２は容
量（高インピーダンス）結合のみにより段５１０
と相互作用することに注目すべきであり、このこ
とはノード５００と５０２における電圧が感知回
路によりロード・ダウンされないことを意味し、
このような高電圧信号にとつてしばしば非常に重
要である。もしSTOREノード２００が高インピ
ーダンスの負荷駆動するため用いられるならば、
高電圧発生装置１２は小さな電流（マイクロアン
ペア）を供給するだけでよく、従つて、この感知
方法も又高電圧発生装置１２に負荷をかけないよ
うな高インピーダンス系統であることも同様に重
要である。
状態〔818〕においては、電荷ポンプ分岐６２
８，６３０，６３２からの出力信号HVは、ノー
ド２００において大きなSTORE負荷が切り離さ
れた時、迅速に立上りを開始する。状態〔820〕
において高電圧パルス信号HVが大きく立上る
と、前記ノード５００はノード５０２より数ボル
ト高くなり、このノード５０２はSTORE負荷が
その最大電圧に達した時ゲート作用ダイオード６
５０のクランプ動作の故に電位が実質的に一定の
状態を維持する。ノード５０２における電位はト
ランジスタ２０４に与えられるSTOREノード２
００における電位から得られる。
８，６３０，６３２からの出力信号HVは、ノー
ド２００において大きなSTORE負荷が切り離さ
れた時、迅速に立上りを開始する。状態〔820〕
において高電圧パルス信号HVが大きく立上る
と、前記ノード５００はノード５０２より数ボル
ト高くなり、このノード５０２はSTORE負荷が
その最大電圧に達した時ゲート作用ダイオード６
５０のクランプ動作の故に電位が実質的に一定の
状態を維持する。ノード５０２における電位はト
ランジスタ２０４に与えられるSTOREノード２
００における電位から得られる。
ノード５００と５０２間の電圧差は５１０，５
２０，５３０，５４０によつて変換増巾されてノ
ード３０８にクリーンMOS論理レベル信号HV
SENSEを与える。状態〔820〕の時のノード５０
０はノード５０２より約２ボルトだけ高く、この
時信号HV SENSEはローからハイの状態（零ボ
ルトから＋５ボルト）になる。この変換の状態
〔824〕においては、同様に内部の論理信号
はローからハイの状態〔826〕になり、これはノ
ード４０８に与えられるHV SENSEにより惹起
されてノード１３０をローの状態にプルすること
によりSTORE LATCH回路２２をリセツトす
る。ハイ〔826〕になる信号はサイクルの終
りの信号で、これはφ１およびφ２発生装置をし
てノード３１０，３１２における発振を停止さ
せ、信号のノード４００に対する付与によ
りハイの状態に維持させる。ノード４１０，４１
２においてφ１，φ２の発振がなければ、高電圧
発生段は更に高い電圧の発生を停止する。更に、
トランジスタ２１６のゲートに与えられる信号
STLのハイの状態は回路１０全体を、接地電位
をノード２０９に与えることにより再び初期化さ
せる。このため信号HV，HVCおよびSTOREの
全てを低電圧に戻させる。STOREノード２００
における負荷が大きくてもよいため、STOREノ
ード２００を低電圧に戻すのにある時間を必要と
する。STOREノードの低電圧へのこのような戻
り動作はSTOREをトランジスタ２５０のゲート
に与えることにより状態〔828〕の時検出され、
この状態はノード３０４における内部論理信号
STCをハイの状態にさせ、これは更に逆の関係
に関連する論理信号STC３０２をローの状態
〔830〕にさせる。ノード４０３および４０４にお
いてハイであるは無条件に信号HV SENSE
を新らしいサイクルの潜在するローの論理条件に
リセツトする。最後に、STCロー条件〔832〕は
ハイの状態（図示せず）になるチツプ選択信号
CSを信号するため使用することができる。チツ
プ選択信号CSをハイを論理条件にセツトする動
作がこの時リセツトSTORE LATCH２２を解
放して、その結果入力１００（新しいサイ
クルに対してロー）をSTORE LATCHに入ら
せて新らしいサイクルを開始させることにより新
らしいサイクルの初期化に応答することができ
る。
２０，５３０，５４０によつて変換増巾されてノ
ード３０８にクリーンMOS論理レベル信号HV
SENSEを与える。状態〔820〕の時のノード５０
０はノード５０２より約２ボルトだけ高く、この
時信号HV SENSEはローからハイの状態（零ボ
ルトから＋５ボルト）になる。この変換の状態
〔824〕においては、同様に内部の論理信号
はローからハイの状態〔826〕になり、これはノ
ード４０８に与えられるHV SENSEにより惹起
されてノード１３０をローの状態にプルすること
によりSTORE LATCH回路２２をリセツトす
る。ハイ〔826〕になる信号はサイクルの終
りの信号で、これはφ１およびφ２発生装置をし
てノード３１０，３１２における発振を停止さ
せ、信号のノード４００に対する付与によ
りハイの状態に維持させる。ノード４１０，４１
２においてφ１，φ２の発振がなければ、高電圧
発生段は更に高い電圧の発生を停止する。更に、
トランジスタ２１６のゲートに与えられる信号
STLのハイの状態は回路１０全体を、接地電位
をノード２０９に与えることにより再び初期化さ
せる。このため信号HV，HVCおよびSTOREの
全てを低電圧に戻させる。STOREノード２００
における負荷が大きくてもよいため、STOREノ
ード２００を低電圧に戻すのにある時間を必要と
する。STOREノードの低電圧へのこのような戻
り動作はSTOREをトランジスタ２５０のゲート
に与えることにより状態〔828〕の時検出され、
この状態はノード３０４における内部論理信号
STCをハイの状態にさせ、これは更に逆の関係
に関連する論理信号STC３０２をローの状態
〔830〕にさせる。ノード４０３および４０４にお
いてハイであるは無条件に信号HV SENSE
を新らしいサイクルの潜在するローの論理条件に
リセツトする。最後に、STCロー条件〔832〕は
ハイの状態（図示せず）になるチツプ選択信号
CSを信号するため使用することができる。チツ
プ選択信号CSをハイを論理条件にセツトする動
作がこの時リセツトSTORE LATCH２２を解
放して、その結果入力１００（新しいサイ
クルに対してロー）をSTORE LATCHに入ら
せて新らしいサイクルを開始させることにより新
らしいサイクルの初期化に応答することができ
る。
装置１０は、特に、約１ミリ秒の立上り時間を
有する約25ボルトの予め定められた電圧の制御さ
れた立上り時間の高電圧パルスを前述の特願昭55
−121001号に記載された形式の複数個の持久形の
記憶素子に与えるようになされている。このよう
な記憶素子の列により生じるインピーダンスは動
作条件および使用サイクル数に従つて変化し、制
御されたパルスの提供は記憶素子の動作において
重要である。本発明によれば、このような高電圧
パルスを特に与えるための方法および装置が提供
され、これはこのような素子のメモリー列を有す
るモノリシツク集積回路（オンチツプ）に容易に
組込むことができる。この回路は特定の技術に限
定されないが、回路１０は一般的に５ボルト電源
および＋0.8ボルトの閾値電圧によりｎチヤンネ
ルのMOSプロセスから生じるパラメータに照し
て示される。
有する約25ボルトの予め定められた電圧の制御さ
れた立上り時間の高電圧パルスを前述の特願昭55
−121001号に記載された形式の複数個の持久形の
記憶素子に与えるようになされている。このよう
な記憶素子の列により生じるインピーダンスは動
作条件および使用サイクル数に従つて変化し、制
御されたパルスの提供は記憶素子の動作において
重要である。本発明によれば、このような高電圧
パルスを特に与えるための方法および装置が提供
され、これはこのような素子のメモリー列を有す
るモノリシツク集積回路（オンチツプ）に容易に
組込むことができる。この回路は特定の技術に限
定されないが、回路１０は一般的に５ボルト電源
および＋0.8ボルトの閾値電圧によりｎチヤンネ
ルのMOSプロセスから生じるパラメータに照し
て示される。
回路１０の全体動作について全般的に説明した
が、種々の回路の態様について更に詳細に次に説
明する。これに関して、回路１０の重要部分であ
る高電圧発生装置１２は、φ１およびφ２で示さ
れる２つのオーバーラツプしないクロツクにより
駆動される16段の電荷ポンプである（第３図およ
び第４図）。前述の如く、直列の電荷ポンプ・チ
エーンは端部から分割された３段であり、３つの
小さな段を用いて、ゲート作用ダイオード６５０
によりクランプされる迄その小さな負荷２２２の
故に高電圧出力信号HVに先行して充電してしま
う高電圧制御信号HVCを生成する。又段数を変
えることはチエーンの動的な性能に影響を与え、
有効な構成の変例となる。
が、種々の回路の態様について更に詳細に次に説
明する。これに関して、回路１０の重要部分であ
る高電圧発生装置１２は、φ１およびφ２で示さ
れる２つのオーバーラツプしないクロツクにより
駆動される16段の電荷ポンプである（第３図およ
び第４図）。前述の如く、直列の電荷ポンプ・チ
エーンは端部から分割された３段であり、３つの
小さな段を用いて、ゲート作用ダイオード６５０
によりクランプされる迄その小さな負荷２２２の
故に高電圧出力信号HVに先行して充電してしま
う高電圧制御信号HVCを生成する。又段数を変
えることはチエーンの動的な性能に影響を与え、
有効な構成の変例となる。
充電速度は、駆動クロツク信号φ１，φ２の周
波数（）と、有効ブートストラツプ比×φ１と
φ２の電圧変動（ΔV）と、ポンピング・コンデ
ンサに対するHVの負荷キヤパシタンスの比
（Ｒ）に比例する。
波数（）と、有効ブートストラツプ比×φ１と
φ２の電圧変動（ΔV）と、ポンピング・コンデ
ンサに対するHVの負荷キヤパシタンスの比
（Ｒ）に比例する。
約0.35pFの例示ポンピング・キヤパシタンスに
対する負荷キヤパシタンス値の一例として100pF
を用いれば、比Ｒは一般に約300となる（即ち、
100pF／0.35pF）。
対する負荷キヤパシタンス値の一例として100pF
を用いれば、比Ｒは一般に約300となる（即ち、
100pF／0.35pF）。
分称値（VFB＝4V）のフイードバツク回路にお
いては、φ１とφ２の電圧変動は約4.5Vである。
このためΔV＝80％×4.5V、即ち約3.5Vに等し
い。
いては、φ１とφ２の電圧変動は約4.5Vである。
このためΔV＝80％×4.5V、即ち約3.5Vに等し
い。
第４図のグラフは、種々の値ＲおよびΔVに対
するφ１およびφ２のサイクル数に対するシミユ
レートされたポンプ電圧を示している。オーバー
ラツプしないクロツクを使用することにより、こ
のようなシミユレーシヨンの決定は非常に簡単化
され、ボデイ効果による転送ゲートVTの立上り
効果をシミユレーシヨン・モデルに含ませること
ができる。
するφ１およびφ２のサイクル数に対するシミユ
レートされたポンプ電圧を示している。オーバー
ラツプしないクロツクを使用することにより、こ
のようなシミユレーシヨンの決定は非常に簡単化
され、ボデイ効果による転送ゲートVTの立上り
効果をシミユレーシヨン・モデルに含ませること
ができる。
このグラフ（第４図）は、Ｒ＝100、ΔV＝3.5
の場合について、ポンプ１２が約1300サイクルに
おいて25ボルトに達することを示している。同様
に、Ｒ＝300の場合については、25ボルトの電位
には約4000サイクルで達することになる。
の場合について、ポンプ１２が約1300サイクルに
おいて25ボルトに達することを示している。同様
に、Ｒ＝300の場合については、25ボルトの電位
には約4000サイクルで達することになる。
第４図から、非常に高い電圧が比較的低い電圧
クロツクから実際に発生させ得ることが判る。簡
単なオーバーラツプしないクロツクの使用は、高
電圧発生装置の制御のための簡単な低電圧装置の
提供によつて可能となる。更に、図示した発生装
置は２又に分かれたチエーンの形態を呈し、この
ため異なる負荷条件に応答する２つの高電圧信号
HVとHVCの生成が可能になる。
クロツクから実際に発生させ得ることが判る。簡
単なオーバーラツプしないクロツクの使用は、高
電圧発生装置の制御のための簡単な低電圧装置の
提供によつて可能となる。更に、図示した発生装
置は２又に分かれたチエーンの形態を呈し、この
ため異なる負荷条件に応答する２つの高電圧信号
HVとHVCの生成が可能になる。
しかし、発生装置の終段構造の別の実施例を第
１Ａ図に示すが、この場合は分割電荷ポンプ・チ
エーンは使用せず、段状の電荷ポンプ素子６３２
の終段のHV信号出力とトランジスタ２２２のゲ
ート間に１つのコンデンサ６５２を付加する。比
較的小ないポンプ段数しか必要でないと言う利点
の他、第１Ａ図の構成は更にゲート作用ダイオー
ド６５０により生成された電流が高電圧の電荷ポ
ンプ・チエーンに導入され、これによりチエーン
のポンピング容量を有効に増大すると言う別の利
点を有する。コンデンサ６５２はゲート作用ダイ
オード６０を容量的に隔離する。
１Ａ図に示すが、この場合は分割電荷ポンプ・チ
エーンは使用せず、段状の電荷ポンプ素子６３２
の終段のHV信号出力とトランジスタ２２２のゲ
ート間に１つのコンデンサ６５２を付加する。比
較的小ないポンプ段数しか必要でないと言う利点
の他、第１Ａ図の構成は更にゲート作用ダイオー
ド６５０により生成された電流が高電圧の電荷ポ
ンプ・チエーンに導入され、これによりチエーン
のポンピング容量を有効に増大すると言う別の利
点を有する。コンデンサ６５２はゲート作用ダイ
オード６０を容量的に隔離する。
ノード３１６（HVC）がゲート作用ダイオー
ド６５０によつて決定される降服電圧に達する
時、ノード３１６の電圧（HVC）はゲート作用
ダイオード６５０によりクランプされる。HVC
の電圧がSTORE電圧を制御するため、STORE
電圧は最大値に達する。体述如く、HV３１４は
この時HVCより顕著に立上つて本回路をして１
つのサイクルを感知させ完了させる。ゲート作用
ダイオードに対する容量結合の別の利点は、安定
性を示そうとするゲート作用ダイオードから最小
の電流が引出されることである。コンデンサ６５
２の構成は、ノード３１６（HVC）における他
の全キヤパシタンスに十分に勝る大きさである如
きものである。
ド６５０によつて決定される降服電圧に達する
時、ノード３１６の電圧（HVC）はゲート作用
ダイオード６５０によりクランプされる。HVC
の電圧がSTORE電圧を制御するため、STORE
電圧は最大値に達する。体述如く、HV３１４は
この時HVCより顕著に立上つて本回路をして１
つのサイクルを感知させ完了させる。ゲート作用
ダイオードに対する容量結合の別の利点は、安定
性を示そうとするゲート作用ダイオードから最小
の電流が引出されることである。コンデンサ６５
２の構成は、ノード３１６（HVC）における他
の全キヤパシタンスに十分に勝る大きさである如
きものである。
図示した発生装置は大小のインピーダンス負荷
の駆動に使用できるが、発生装置サイズは特に高
インピーダンスの容量形の負荷に対して小さい。
第４図に示す如く、高電圧発生装置からは広範囲
の電圧が実際に利用可能であることが明らかであ
る。
の駆動に使用できるが、発生装置サイズは特に高
インピーダンスの容量形の負荷に対して小さい。
第４図に示す如く、高電圧発生装置からは広範囲
の電圧が実際に利用可能であることが明らかであ
る。
第１図および第１Ａ図に示す形式の電荷ポンピ
ング回路は特に集積回路の一部として好適である
ことが判り、このため第９図および第１０図は一
連の電荷ポンプ段の集積回路構造の一例を示す。
ング回路は特に集積回路の一部として好適である
ことが判り、このため第９図および第１０図は一
連の電荷ポンプ段の集積回路構造の一例を示す。
第９図および第１０図に示す如く、クロツク信
号φ１，φ２はPN接合の絶縁されたN++チヤネ
ル９０，９２に与えることができ、電極９４，９
５，９６，９７に対して容量的に結合でき、これ
等電極はそれぞれ１つのN+ダイオードのアイラ
ンドに電極的に接触を行い、チエーン状の隣接す
るN+イランドと容量結合されて第１図に示す如
き直列接続の電荷ポンプ構造を形成する。
号φ１，φ２はPN接合の絶縁されたN++チヤネ
ル９０，９２に与えることができ、電極９４，９
５，９６，９７に対して容量的に結合でき、これ
等電極はそれぞれ１つのN+ダイオードのアイラ
ンドに電極的に接触を行い、チエーン状の隣接す
るN+イランドと容量結合されて第１図に示す如
き直列接続の電荷ポンプ構造を形成する。
回路１０の最大電圧は前に示した如く高電圧制
御回路によつて制限されている。高電圧制御回路
（第５図）は、STORE出力ノード２００に与え
られた最大電圧を接地電位のノード６５１に対し
て図示した実施例においては約25ボルトに制限す
る。しかし、前述の如く、増大するノード６５１
の電圧は容易に最大電圧を上昇させ、最大電圧を
増大させるため「同調された」ノード電位を使用
する回路例１１００を第１１図に示し、これはこ
の最大値になると差電圧信号を高電圧感知回路に
送る。
御回路によつて制限されている。高電圧制御回路
（第５図）は、STORE出力ノード２００に与え
られた最大電圧を接地電位のノード６５１に対し
て図示した実施例においては約25ボルトに制限す
る。しかし、前述の如く、増大するノード６５１
の電圧は容易に最大電圧を上昇させ、最大電圧を
増大させるため「同調された」ノード電位を使用
する回路例１１００を第１１図に示し、これはこ
の最大値になると差電圧信号を高電圧感知回路に
送る。
HVC信号は非常に小さなローデイングを有し、
このためゲート作用ダイオード６５０がこれを
25V以上でクランプする迄該HVC信号はHV電荷
ポンプ出力の前に立上る。正確なクランプ電圧は
第６図に示す如きゲート電圧選択回路を用いて調
整することができ、この回路は０乃至５ボルトの
間で選択された電圧をノード６５１に確保し、従
つてある範囲のダイオードの降服電圧および関連
するSTORE出力電圧の「同調」即ち選択を可能
にする。
このためゲート作用ダイオード６５０がこれを
25V以上でクランプする迄該HVC信号はHV電荷
ポンプ出力の前に立上る。正確なクランプ電圧は
第６図に示す如きゲート電圧選択回路を用いて調
整することができ、この回路は０乃至５ボルトの
間で選択された電圧をノード６５１に確保し、従
つてある範囲のダイオードの降服電圧および関連
するSTORE出力電圧の「同調」即ち選択を可能
にする。
制御電圧HVCが一たんクランプされると、ト
ランジスタ装置２２２が約25ボルト（約零ボルト
のVTD）において遮断する迄STOREノード２０
０が立上りを示す。装置２２２が遮断した後、出
力信号HVは自由に立上り、アンロードし、最後
にHV１ノード５００をHV２ノード５０２以上
にプルする。
ランジスタ装置２２２が約25ボルト（約零ボルト
のVTD）において遮断する迄STOREノード２０
０が立上りを示す。装置２２２が遮断した後、出
力信号HVは自由に立上り、アンロードし、最後
にHV１ノード５００をHV２ノード５０２以上
にプルする。
内部制御信号がロー（記憶モード）に入
ると、装置２０８は最初HV２をHV１より高く
セツトし、このためプルアツプ・トランジスタ２
１０はトランジスタ２０８よりも大きな閾値即ち
低いコンダクタンスを有する。これ等の装置のゲ
ート作用ダイオードの降服点は約30ボルトであ
る。内部論理信号がハイになると、トラン
ジスタ２０８，２１０及び２１２はHVノードを
放置させて回路をリセツトする。
ると、装置２０８は最初HV２をHV１より高く
セツトし、このためプルアツプ・トランジスタ２
１０はトランジスタ２０８よりも大きな閾値即ち
低いコンダクタンスを有する。これ等の装置のゲ
ート作用ダイオードの降服点は約30ボルトであ
る。内部論理信号がハイになると、トラン
ジスタ２０８，２１０及び２１２はHVノードを
放置させて回路をリセツトする。
これも又既に述べた如く、回路の１つの特徴は
ゲート作用ダイオードを使用して高電圧の基準電
圧を与えることである。第６図にはゲート作用ダ
イオード６５０の断面を示すが、このダイオード
はMOS電極ゲート６６０に与えられた電圧VGと
ダイオード６５０のＮ領域６６２に与えられた電
圧HVCとの間の電圧差に従つて同調可能な回路
である。この電圧差（HVC−VG）は望ましい安
定度と正確度の高電圧基準を確立する。電圧差
HVC−VGがダイオードを形成するＰ−Ｎタイプ
の基板からゲート６６０を分離する1000Åの厚さ
のシリコン酸化膜を有する装置に対しては約25ボ
ルトに等しい時、ダイオード６５０の降服点は電
圧HVCを約25ボルトにクランプする。
ゲート作用ダイオードを使用して高電圧の基準電
圧を与えることである。第６図にはゲート作用ダ
イオード６５０の断面を示すが、このダイオード
はMOS電極ゲート６６０に与えられた電圧VGと
ダイオード６５０のＮ領域６６２に与えられた電
圧HVCとの間の電圧差に従つて同調可能な回路
である。この電圧差（HVC−VG）は望ましい安
定度と正確度の高電圧基準を確立する。電圧差
HVC−VGがダイオードを形成するＰ−Ｎタイプ
の基板からゲート６６０を分離する1000Åの厚さ
のシリコン酸化膜を有する装置に対しては約25ボ
ルトに等しい時、ダイオード６５０の降服点は電
圧HVCを約25ボルトにクランプする。
図に示したゲート作用ダイオード・クランプ装
置６５０はＰ形の単結晶シリコンの基板６５５に
形成したN++領域６６２を含む。第１図の電荷ポ
ンプのノード３１６から、あるいは第１Ａ図の実
施例のノード３１７からの高（正）電圧HVCは
ダイオード６５０のN++ドープ域６６２の与える
ことができる。ダイオードのＰ形サイドはこのよ
うに更に実質的に負の電位にあり（例えば、実施
例回路１０における接地電位）、そのためダイオ
ード６５０は電荷ポンプ１２の動作によつて強く
逆方向にバイアスされる。この逆バイアスのため
第６図に示す如くダイオードのPN接合において
空乏域を生じ、PN接合の一部に隣接しこれから
本実施例において1000Åの厚さのシリコン酸化膜
６５８である適当な誘導層により分離された
MOSゲート６６０が提供される。
置６５０はＰ形の単結晶シリコンの基板６５５に
形成したN++領域６６２を含む。第１図の電荷ポ
ンプのノード３１６から、あるいは第１Ａ図の実
施例のノード３１７からの高（正）電圧HVCは
ダイオード６５０のN++ドープ域６６２の与える
ことができる。ダイオードのＰ形サイドはこのよ
うに更に実質的に負の電位にあり（例えば、実施
例回路１０における接地電位）、そのためダイオ
ード６５０は電荷ポンプ１２の動作によつて強く
逆方向にバイアスされる。この逆バイアスのため
第６図に示す如くダイオードのPN接合において
空乏域を生じ、PN接合の一部に隣接しこれから
本実施例において1000Åの厚さのシリコン酸化膜
６５８である適当な誘導層により分離された
MOSゲート６６０が提供される。
導通状態のゲートはこれに与えられたゲート電
位VGを有し、電界強さの大きな区域が電圧差
HVC−VGによりゲート６６０と直接接するPN
接合域に形成され、この電圧差のため零ボルトの
ゲート電位VGに対する約25ボルトの降服基準電
圧が確保される。このダイオードは、ゲート電極
６６０と逆方向のバイアス接合の存在により生じ
る領域内の強い電界の故に降服する。通常、逆方
向にバイアスされたPNシリコン接合は、ゲート
６６０が存在しなければ、遥かに高い電圧（例え
ば、50〜100ボルト）で降服する筈である。ゲー
ト電圧を変化させることによりこの降服電圧を調
整することも可能である。ゲート作用ダイオード
の降服はパラメータの処理によつて十分に制御さ
れることが実験的に観察される。ゲート用ダイオ
ードの降服現象は高電圧の静電気からのMOS回
路入力の保護手段として使用されて来たが、この
ゲート作用ダイオード装置は本発明においては、
さもなければ更に複雑な回路構成素子を必要とす
る調整可能な信頼度の大きな高電圧基準クランプ
を提供するため使用される。従つて、ゲート作用
ダイオード・クランプ装置の使用は高電圧の基準
電位の提供の上で特に望ましい回路の特徴となる
ことが判るであろう。
位VGを有し、電界強さの大きな区域が電圧差
HVC−VGによりゲート６６０と直接接するPN
接合域に形成され、この電圧差のため零ボルトの
ゲート電位VGに対する約25ボルトの降服基準電
圧が確保される。このダイオードは、ゲート電極
６６０と逆方向のバイアス接合の存在により生じ
る領域内の強い電界の故に降服する。通常、逆方
向にバイアスされたPNシリコン接合は、ゲート
６６０が存在しなければ、遥かに高い電圧（例え
ば、50〜100ボルト）で降服する筈である。ゲー
ト電圧を変化させることによりこの降服電圧を調
整することも可能である。ゲート作用ダイオード
の降服はパラメータの処理によつて十分に制御さ
れることが実験的に観察される。ゲート用ダイオ
ードの降服現象は高電圧の静電気からのMOS回
路入力の保護手段として使用されて来たが、この
ゲート作用ダイオード装置は本発明においては、
さもなければ更に複雑な回路構成素子を必要とす
る調整可能な信頼度の大きな高電圧基準クランプ
を提供するため使用される。従つて、ゲート作用
ダイオード・クランプ装置の使用は高電圧の基準
電位の提供の上で特に望ましい回路の特徴となる
ことが判るであろう。
又、電荷ポンプ１２により与えられる高電位は
高電圧信号に基ずく論理制御信号の生成のための
特定の回路特性を必要とする。前述の如く、第７
図は回路１０の高電圧感知部分１６を示してい
る。重要な点は、第１段５１０が高電圧信号５０
０および５０２に対する完全に高インピーダンス
のインターフエースを呈示することである。段５
１０は又比較的高い電圧を１段で低電圧に変換す
る。前述の如く、出力論理レベル制御信号HV
SENSEは、ノード５００からの信号HV１がノ
ード５０２からの信号HV２よりも高い引上げ動
作を行う時にハイとなる（STOREが約25Vに達
した後）。
高電圧信号に基ずく論理制御信号の生成のための
特定の回路特性を必要とする。前述の如く、第７
図は回路１０の高電圧感知部分１６を示してい
る。重要な点は、第１段５１０が高電圧信号５０
０および５０２に対する完全に高インピーダンス
のインターフエースを呈示することである。段５
１０は又比較的高い電圧を１段で低電圧に変換す
る。前述の如く、出力論理レベル制御信号HV
SENSEは、ノード５００からの信号HV１がノ
ード５０２からの信号HV２よりも高い引上げ動
作を行う時にハイとなる（STOREが約25Vに達
した後）。
段においては、ノード５００からの入力電圧
HV１が27ボルトに等しくノード５０２からの入
力電圧HV２が25ボルトに等しい時、回路５１０
の比較ノードＳとがそれぞれ約2.5Vと2.3Vと
なる。差検出段（520）、段（530）および段
（540）は100よりも大きな典型的な利得を有し
て最終レベル変換段（550）に大きな変動を与
える。
HV１が27ボルトに等しくノード５０２からの入
力電圧HV２が25ボルトに等しい時、回路５１０
の比較ノードＳとがそれぞれ約2.5Vと2.3Vと
なる。差検出段（520）、段（530）および段
（540）は100よりも大きな典型的な利得を有し
て最終レベル変換段（550）に大きな変動を与
える。
STOREサイクルが開始する前に、ノード４０
３に与えられた＋５ボルト（ハイ）の内部制御信
号が感知増巾器をHV SENSE−ローの状態
（０ボルト）にセツトする。
３に与えられた＋５ボルト（ハイ）の内部制御信
号が感知増巾器をHV SENSE−ローの状態
（０ボルト）にセツトする。
この高電圧制御回路は、STOREサイクルが開
始された時入力電圧HV２を入力電圧HV１より
高くセツトし、その結果が解放された後
STOREが前述の如く約25ボルトに達する迄HV
SENSEがローの状態に止まる。
始された時入力電圧HV２を入力電圧HV１より
高くセツトし、その結果が解放された後
STOREが前述の如く約25ボルトに達する迄HV
SENSEがローの状態に止まる。
STOREノード２００が予め定めた出力電圧に
達する速度は、STOREノードにDCローデイン
グを課することなくSTOREパルスの傾斜率を感
知してこれを調整する高電圧のフイードバツク回
路（第８図）によつて支配される。このフイード
バツク電圧VFBなノード４０６（第１図）を介し
て相クロツクφ１とφ２の振巾を制御し、更に高
電圧発生装置（第３図）の傾斜率を直接制御す
る。
達する速度は、STOREノードにDCローデイン
グを課することなくSTOREパルスの傾斜率を感
知してこれを調整する高電圧のフイードバツク回
路（第８図）によつて支配される。このフイード
バツク電圧VFBなノード４０６（第１図）を介し
て相クロツクφ１とφ２の振巾を制御し、更に高
電圧発生装置（第３図）の傾斜率を直接制御す
る。
未調整の電荷ポンプ１２は、同じ回路内の付加
に従つて３を越す因数だけ屡々変化する負荷キヤ
パシタンスの関数として直接傾斜率を変化させ
る。
に従つて３を越す因数だけ屡々変化する負荷キヤ
パシタンスの関数として直接傾斜率を変化させ
る。
数学的なシミユレーシヨンによれば、負荷キヤ
パシタンスが±50％変化する時前記傾斜率は僅か
に±20％しか変化せず、このことは大きな改善を
示している。持久形の記憶素子のメモリー列によ
り示されるインピーダンスがその動作の過程にお
いて実質的に変化し得るため、又略々均一な立上
り時間を有する最適化された高電圧パルスの提供
がメモリー列の動作に対して望ましいため、フイ
ードバツク回路は全回路１０の望ましい特質とな
る。フイードバツク回路においては、傾斜率を感
知するため、又電荷ポンプ１２により生じる電位
の増加率を関数として制御電力VFBを変化させる
ための装置が設けられている。制御電圧VFBは更
に、増加する傾斜率が減少するポンピング率を惹
起するが減少する傾斜率は電荷ポンピング率の増
加を生じるように電荷ポンプのポンピング率を制
御する。このため、図示した実施回路１０におい
ては、ノード２００におけるSTORE電位が１ミ
リ秒間で25Vに傾斜する時、0.3pFのフイードバ
ツク・コンデンサ３５０からの7.5nAの変位電流
が装置３５２に流れる。このため、回路１０のフ
イードバツク回路の例示したトランジスタに対す
るＺ／Ｌ比および約１ミリ秒の傾斜立上り時間で
制御される装置１０に対するフイードバツク・コ
ンデンサの値のキヤパシタンスの値を一例として
示す。トランジスタ３５２のこの低レベルの導通
により10／10Eトランジスタおよび220／10Eトラ
ンジスタ３５４を閾値の手前の導体域におく。こ
のように、220／10装置３５４は装置３５２の電
流の約22倍（22×7.2nA＝165nA）を流す。もし
傾斜率が増減すれば、この電流も略々直接的にそ
れぞれ増減する。
パシタンスが±50％変化する時前記傾斜率は僅か
に±20％しか変化せず、このことは大きな改善を
示している。持久形の記憶素子のメモリー列によ
り示されるインピーダンスがその動作の過程にお
いて実質的に変化し得るため、又略々均一な立上
り時間を有する最適化された高電圧パルスの提供
がメモリー列の動作に対して望ましいため、フイ
ードバツク回路は全回路１０の望ましい特質とな
る。フイードバツク回路においては、傾斜率を感
知するため、又電荷ポンプ１２により生じる電位
の増加率を関数として制御電力VFBを変化させる
ための装置が設けられている。制御電圧VFBは更
に、増加する傾斜率が減少するポンピング率を惹
起するが減少する傾斜率は電荷ポンピング率の増
加を生じるように電荷ポンプのポンピング率を制
御する。このため、図示した実施回路１０におい
ては、ノード２００におけるSTORE電位が１ミ
リ秒間で25Vに傾斜する時、0.3pFのフイードバ
ツク・コンデンサ３５０からの7.5nAの変位電流
が装置３５２に流れる。このため、回路１０のフ
イードバツク回路の例示したトランジスタに対す
るＺ／Ｌ比および約１ミリ秒の傾斜立上り時間で
制御される装置１０に対するフイードバツク・コ
ンデンサの値のキヤパシタンスの値を一例として
示す。トランジスタ３５２のこの低レベルの導通
により10／10Eトランジスタおよび220／10Eトラ
ンジスタ３５４を閾値の手前の導体域におく。こ
のように、220／10装置３５４は装置３５２の電
流の約22倍（22×7.2nA＝165nA）を流す。もし
傾斜率が増減すれば、この電流も略々直接的にそ
れぞれ増減する。
装置３５４を流れる電流Idが165nAである時、
７／200Dデプレシヨン形プルアツプ・トランジ
スタ３５６はVFBを4Vにセツトする。フイードバ
ツク電圧VFBは、回路のシミユレーシヨンから計
算される如き傾斜率でそれぞれ±20％の変化に対
し約±0.5ボルト変化する。これ迄の説明および
添付図面から明らかなように、回路のパラメータ
を変更するだけで広範囲の回路の調整が達成可能
である。
７／200Dデプレシヨン形プルアツプ・トランジ
スタ３５６はVFBを4Vにセツトする。フイードバ
ツク電圧VFBは、回路のシミユレーシヨンから計
算される如き傾斜率でそれぞれ±20％の変化に対
し約±0.5ボルト変化する。これ迄の説明および
添付図面から明らかなように、回路のパラメータ
を変更するだけで広範囲の回路の調整が達成可能
である。
装置１０の前に説明した各回路は特に集積回路
の一部として実施するため適当であり、本発明に
よる方法および装置は集積回路の一部として用途
を有することが判る。このような集積回路に対す
るある重要な用途は、約15又は約20ボルトを越え
る電位の如き高い電圧を要するチツプにある。現
在では、このような高い電圧は、制御を必要とし
てシステム設計において大きなコスト増となる外
部電源として屡々提供される。本発明による方法
および装置は、例えば係属中の特許出願特願昭55
−7389号及び特願昭55−7390号に触れた如き電気
的に変換可能な持久形のRAMおよび持久形の
ROMおよび持久性を得るため電荷トンネル理論
を用いる他の装置において特に有効である。この
ような方法および装置は又、障害に耐える集積回
路チツプおよび持久形の電気的に変換可能な素子
を用いて目的を達する電気的には再構成可能なマ
イクロプロセサ集積回路においても使用可能であ
る。本発明による集積回路の電圧装置は又、長期
の通常の給電されない状態にある遠隔感知された
装置において用途を見出すことができる。このよ
うな用途では、この回路は、遠隔地から供給され
る位相クロツクにより発生装置を動作させること
によりチツプ電源を生成するため使用できる。デ
ータ処理は、例えば、メータの読みを行いあるい
は所望の論理機能を実施するため発生装置駆動位
相クロツクと同期した信号を送ることによりチツ
プの活動化と同時に生じ得る。又活動状態におか
れた装置が電気的に変換可能な持久性記憶を有す
るならば、局部電源を用いずにデータを記憶しか
つ変換する装置が提供可能である。又、この回路
の動作のため物理的接触を必要としないように位
相クロツクを回路に変成器で結合することも可能
である。このような変成器結合によるシステム
は、例えば、経皮リード線その他の電源なしで生
体内に移植されるための医学的移植機器用のプロ
ーブ回路として用途を見出すことができる。
の一部として実施するため適当であり、本発明に
よる方法および装置は集積回路の一部として用途
を有することが判る。このような集積回路に対す
るある重要な用途は、約15又は約20ボルトを越え
る電位の如き高い電圧を要するチツプにある。現
在では、このような高い電圧は、制御を必要とし
てシステム設計において大きなコスト増となる外
部電源として屡々提供される。本発明による方法
および装置は、例えば係属中の特許出願特願昭55
−7389号及び特願昭55−7390号に触れた如き電気
的に変換可能な持久形のRAMおよび持久形の
ROMおよび持久性を得るため電荷トンネル理論
を用いる他の装置において特に有効である。この
ような方法および装置は又、障害に耐える集積回
路チツプおよび持久形の電気的に変換可能な素子
を用いて目的を達する電気的には再構成可能なマ
イクロプロセサ集積回路においても使用可能であ
る。本発明による集積回路の電圧装置は又、長期
の通常の給電されない状態にある遠隔感知された
装置において用途を見出すことができる。このよ
うな用途では、この回路は、遠隔地から供給され
る位相クロツクにより発生装置を動作させること
によりチツプ電源を生成するため使用できる。デ
ータ処理は、例えば、メータの読みを行いあるい
は所望の論理機能を実施するため発生装置駆動位
相クロツクと同期した信号を送ることによりチツ
プの活動化と同時に生じ得る。又活動状態におか
れた装置が電気的に変換可能な持久性記憶を有す
るならば、局部電源を用いずにデータを記憶しか
つ変換する装置が提供可能である。又、この回路
の動作のため物理的接触を必要としないように位
相クロツクを回路に変成器で結合することも可能
である。このような変成器結合によるシステム
は、例えば、経皮リード線その他の電源なしで生
体内に移植されるための医学的移植機器用のプロ
ーブ回路として用途を見出すことができる。
更に、前述の如く、電圧基準素子の降服電位を
変化させることにより出力電位を変化させるため
に装置が設けられる。例えば、第１１図には、第
１図に示された回路と類似するが電荷ポンプ段１
１０２の段数を増やし、第１Ａ図のものと類似の
容量的電圧感知回路装置と、ゲート作用ダイオー
ド・クランプ装置９９０のノードNaの電圧を制
御するための装置１１０４を含む望ましい実施回
路１１００を示す。この装置１１０４はゲート作
用ダイオード・クランプのノードNaの電圧の
「同調」を行う閾値生成ダイオードを含む比率イ
ンバータ回路であり、従つて、ダイオード９９０
がクランプし、あるいは降服する電圧を制御し、
従つて、高電圧STOREパルス３２０の出力電圧
を制御する。このインバータ回路１１０４の一端
はクランプ電圧を変換するマスク・オプシヨン１
１０６，１１０８を有する。マスク・オプシヨン
１１０６により与えられるクランプ電圧は約31ボ
ルトであるが、マスク・オプシヨン１１０８によ
り与えられるクランプ電流は約38ボルトである。
製造時、オプシヨン１１０６，１１０８の１つは
製造される特定の装置に対する最も望ましい出力
電圧を提供するよう選択される。
変化させることにより出力電位を変化させるため
に装置が設けられる。例えば、第１１図には、第
１図に示された回路と類似するが電荷ポンプ段１
１０２の段数を増やし、第１Ａ図のものと類似の
容量的電圧感知回路装置と、ゲート作用ダイオー
ド・クランプ装置９９０のノードNaの電圧を制
御するための装置１１０４を含む望ましい実施回
路１１００を示す。この装置１１０４はゲート作
用ダイオード・クランプのノードNaの電圧の
「同調」を行う閾値生成ダイオードを含む比率イ
ンバータ回路であり、従つて、ダイオード９９０
がクランプし、あるいは降服する電圧を制御し、
従つて、高電圧STOREパルス３２０の出力電圧
を制御する。このインバータ回路１１０４の一端
はクランプ電圧を変換するマスク・オプシヨン１
１０６，１１０８を有する。マスク・オプシヨン
１１０６により与えられるクランプ電圧は約31ボ
ルトであるが、マスク・オプシヨン１１０８によ
り与えられるクランプ電流は約38ボルトである。
製造時、オプシヨン１１０６，１１０８の１つは
製造される特定の装置に対する最も望ましい出力
電圧を提供するよう選択される。
本発明については、それ自体５ボルトのｎチヤ
ネルMOS素子において典型的な装置のパラメー
タを使用し、約１ミリ秒の調整された立上り時間
を有する指定された25ボルのパルスを提供する特
定の回路例について特に記述したが、多くの変更
例、用途については本文の内容から明かになり、
添付図面により示される如き本発明の主旨および
範囲内に含れるべきものである。
ネルMOS素子において典型的な装置のパラメー
タを使用し、約１ミリ秒の調整された立上り時間
を有する指定された25ボルのパルスを提供する特
定の回路例について特に記述したが、多くの変更
例、用途については本文の内容から明かになり、
添付図面により示される如き本発明の主旨および
範囲内に含れるべきものである。
第１図は本発明による論理レベルでインターフ
エースされ立上り時間が調整されたゲート作用の
ダイオード基準化高電圧発生回路の一実施例を示
す全体回路図、第１Ａ図は第１図の発生回路の一
部の別の実施例を示す回路図、第２図は第１図の
実施例における回路のタイミング関係を示すグラ
フ、第３図は第１図の実施例の高電圧発生用サブ
回路を示す回路図、第４図は相サイクルの関数と
しての第１図の高電圧回路の実施例の出力を示す
グラフ、第５図は第１図の実施例の高電圧制御用
サブ回路を示す図、第６図は第１図の実施例で使
用されるゲート作用ダイオード・クランプ装置を
示す図、第７図は第１図の実施例の高電圧感知用
サブ回路を示す図、第８図は第１図の実施例の高
電圧フイードバツク用サブ回路を示す図、第９図
は第３図のサブ回路を実施した集積回路の電荷ポ
ンプ部分を示す部分断面図、第１０図は第９図の
集積回路の断面の平面図、および第１１図は第１
図の発生回路と同様な発生回路の別の実施例を示
す回路図である。 １０……高電圧発生回路、１２……電荷ポンピ
ング回路、１４……高電圧制御回路、１６……高
電圧感知回路、１８……高電圧フイードバツク・
サブ回路、２０……記憶バツフア論理回路、１０
０……STO入力、１０２，１０４……入力、２
００……STOREターミナル、２０４，２０６，
２０８，２１０，２１２，２２２……トランジス
タ、２０９……ソース、２１８，２２０……イン
バータ構成素子、５１０，５２０，５３０，５４
０……電圧トランスレータ、６０２，６０４，６
０６，６０８，６１０，６１２，６１４，６１
６，６１８，６２０，６２２，６２４，６２６，
６２８〜６３２……ポンプ段、６５０……ゲート
作用ダイオード。
エースされ立上り時間が調整されたゲート作用の
ダイオード基準化高電圧発生回路の一実施例を示
す全体回路図、第１Ａ図は第１図の発生回路の一
部の別の実施例を示す回路図、第２図は第１図の
実施例における回路のタイミング関係を示すグラ
フ、第３図は第１図の実施例の高電圧発生用サブ
回路を示す回路図、第４図は相サイクルの関数と
しての第１図の高電圧回路の実施例の出力を示す
グラフ、第５図は第１図の実施例の高電圧制御用
サブ回路を示す図、第６図は第１図の実施例で使
用されるゲート作用ダイオード・クランプ装置を
示す図、第７図は第１図の実施例の高電圧感知用
サブ回路を示す図、第８図は第１図の実施例の高
電圧フイードバツク用サブ回路を示す図、第９図
は第３図のサブ回路を実施した集積回路の電荷ポ
ンプ部分を示す部分断面図、第１０図は第９図の
集積回路の断面の平面図、および第１１図は第１
図の発生回路と同様な発生回路の別の実施例を示
す回路図である。 １０……高電圧発生回路、１２……電荷ポンピ
ング回路、１４……高電圧制御回路、１６……高
電圧感知回路、１８……高電圧フイードバツク・
サブ回路、２０……記憶バツフア論理回路、１０
０……STO入力、１０２，１０４……入力、２
００……STOREターミナル、２０４，２０６，
２０８，２１０，２１２，２２２……トランジス
タ、２０９……ソース、２１８，２２０……イン
バータ構成素子、５１０，５２０，５３０，５４
０……電圧トランスレータ、６０２，６０４，６
０６，６０８，６１０，６１２，６１４，６１
６，６１８，６２０，６２２，６２４，６２６，
６２８〜６３２……ポンプ段、６５０……ゲート
作用ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 多相電荷ポンピング信号を生成するクロツク
信号装置と、 増加する電位の複数の個別段に沿つて電荷パケ
ツトをポンピングするのに前記電荷ポンピング信
号を使用して、該電荷ポンピング信号の電位を越
える出力電位を出力ターミナルに与える電荷ポン
ピング装置と、 前記電荷ポンピング装置の出力電位を予め定め
られた基準電位に制限する制限装置と、 前記出力電位の立上り時間を制御する制御装置
であつて、前記出力ターミナルにおける出力イン
ピーダンスの変化の前記出力電位の立上り時間に
対する影響を最小にする手段を備える制御手段
と、を備えることを特徴とする集積化された高電
圧発生回路。 ２ 前記電荷ポンピング装置は、各々が前記クロ
ツク信号装置に対し容量結合された複数個の直列
接続されたダイオード装置を有することを特徴と
する特許請求の範囲第１項記載の高電圧発生回
路。 ３ 前記クロツク信号装置が、前記の直列接続さ
れたダイオード装置に交互に容量結合された２相
のオーバーラツプしない信号を提供する特許請求
の範囲第２項記載の高電圧発生回路。 ４ 前記出力電位の立上り時間を制御する前記制
御装置は、前記出力電位の立上り時間を感知する
装置とより遅い立上り時間が感知されたとき前記
電荷ポンピング信号の大きさを増大し且つより速
い立上り時間が感知されたとき前記電荷ポンピン
グ信号の大きさを減少させる装置とを含む前記出
力ターミナルにおける容量性負荷インピーダンス
の変化を最小にするフイードバツク回路手段を備
えることを特徴とする特許請求の範囲第２項記載
の高電圧発生回路。 ５ 予め定められた基準電位に出力電位を制限す
る前記制限装置は、逆方向にバイアスされたＰ−
Ｎ接合形ダイオードであつて、Ｐ−Ｎ接合の少な
くとも一部と隣接しこれから絶縁分離され、少な
くとも約25ボルトの予め定められたクランプ電位
の電圧クランプを生じる電極ゲートを有するＰ−
Ｎ接合型ダイオードを備えることを特徴とする特
許請求の範囲第２項記載の高電圧発生回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/071,498 US4326134A (en) | 1979-08-31 | 1979-08-31 | Integrated rise-time regulated voltage generator systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5636223A JPS5636223A (en) | 1981-04-09 |
| JPH0249057B2 true JPH0249057B2 (ja) | 1990-10-29 |
Family
ID=22101703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12100080A Granted JPS5636223A (en) | 1979-08-31 | 1980-09-01 | Integrated high voltage generator circuit regulating rise time |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4326134A (ja) |
| JP (1) | JPS5636223A (ja) |
| DE (1) | DE3032610A1 (ja) |
| FR (1) | FR2464597B1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4488060A (en) * | 1979-01-24 | 1984-12-11 | Xicor, Inc. | High voltage ramp rate control systems |
| US4617652A (en) * | 1979-01-24 | 1986-10-14 | Xicor, Inc. | Integrated high voltage distribution and control systems |
| US4533846A (en) * | 1979-01-24 | 1985-08-06 | Xicor, Inc. | Integrated circuit high voltage clamping systems |
| US4520461A (en) * | 1979-01-24 | 1985-05-28 | Xicor, Inc. | Integrated high voltage distribution and control systems |
| GB2146502B (en) * | 1983-08-31 | 1987-07-01 | Nat Semiconductor Corp | Internal high voltage (vpp) rise control circuit |
| JPS60117498A (ja) * | 1983-11-30 | 1985-06-24 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US4685085A (en) * | 1985-06-17 | 1987-08-04 | Rockwell International Corporation | Non-volatile ram cell with charge pumps |
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| US8310300B2 (en) | 2010-08-27 | 2012-11-13 | Freescale Semiconductor, Inc. | Charge pump having ramp rate control |
| CN102357730B (zh) * | 2011-09-15 | 2013-04-24 | 北京航空航天大学 | 一种适用于脉冲电子束焊接的偏压电源装置 |
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|---|---|---|---|---|
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