JPH0249293A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0249293A
JPH0249293A JP63200670A JP20067088A JPH0249293A JP H0249293 A JPH0249293 A JP H0249293A JP 63200670 A JP63200670 A JP 63200670A JP 20067088 A JP20067088 A JP 20067088A JP H0249293 A JPH0249293 A JP H0249293A
Authority
JP
Japan
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circuit
output
lines
selecting
circuits
Prior art date
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Application number
JP63200670A
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English (en)
Inventor
Tamotsu Watarai
渡会　保
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NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に関１．、特に分割されたメ
モリセル群及びセンスアンプ部をもつ半導体メモリ装置
に関する。
〔従来の技術〕
第２図は従来の半導体メモリ装置を示すブロック図であ
る。以下の説明では特に規定されないが、上位２本の列
アドレスによりメモリセル群及びそれに連結するセンス
アンプ部を４分割する場合を例に取って説明する。
同図において、１ａ〜１ｄはメモリセル群及びそれに連
結するセンスアンプ部、２ａ〜２ｄは上位２本の列アド
レスにより定まるブロック選択線、３ａ〜３ｄはブロッ
ク選択線２ａ〜２ｄに制御されるセンスアンプ出力選択
回路、４は出力回路、５ａ〜５ｄは読み出しバス線、６
は選択回路出力線である。
次に上記構成による半導体メモリ装置の動作について説
明する。尚、以下の説明ではメモリセル群ｌａ内のメモ
リセルを選択する場合を例に取る。
読み出し時行アドレス及び前記上位２本の列アドレスを
除いた列アドレスによりメモリセル群ｌａ内の１つのメ
モリセルが選択される。このメモリセルの保持情報がセ
ンスアンプにより増幅されて読み出しバス線５ａに伝達
される。更にブロック選択線２ａにより、センスアンプ
出力選択回路３ａ〜３ｄのうちセンスアンプ出力選択回
路３ａのみが活性化し、読み出しバス線５ａの情報が選
択回路出力線６に伝達され、最終的に出力回路４により
読み出し動作が完了する。
〔発明が解決しようとする課題〕
上述した従来の半導体メモリ装置では、選択回路出力線
６がセンスアンプ出力選択回路３ａ〜３ｂの全ての出力
に直接接続される為、配線長が長くなり、寄生負荷容量
が大きい。
したがってこの大きな負荷容量を駆動する為に伝達時間
が遅れたり、またその充放電電流による消費電流が大き
いという欠点があった。
本発明の目的は、これらの欠点を改良するために選択回
路出力線６の寄生負荷容量を大幅に減すことにある。
〔課題を解決するための手段〕
本発明の半導体メモリ装置は、センスアンプ部の出力線
を列アドレスにより選択する第１の選択回路群の他に、
第１の選択回路群の出力線を最上位列アドレスにより選
択して出力回路に伝達スる第２の選択回路を有する。
〔実施例〕
以下発明の詳細な内容を第１図を参照して説明する。同
図において１ａ〜１ｄはメモリセル群及びそれに連結す
るセンスアンプ部、２ａ〜２ｄは上位２本の列アドレス
により定まるブロック選択線、３ａ〜３ｄはブロック選
択線２ａ〜２ｄに制御されるセンスアンプ出力選択回路
、４は出力回路、５ａ〜５ｄは読み出しバス線、６ａ、
６ｂは選択回路出力線、７ａ、７ｂは最上位列アドレス
による切断回路選択線、８ａ、８ｂは切断回路選択線７
ａ、７ｂにより制御される出力線切断回路である。
本発明と従来技術との相違点は、選択回路出力線を中央
部分で出力線切断回路８ａ、８ｂにより左右２分割し、
出力回路４に接続した点である。
即ち、本発明に於いてもメモリセル群１ａの読み出し情
報は、選択回路出力線６ａに伝達され、更に、出力線切
断回路８ａを切断回路選択線７ａにより導通状態とすれ
ば、出力回路４に伝えられ、従来例同様の読み出し動作
を行うことは明らかである。
〔発明の効果〕
以上説明したように本発明は、出力線切断回路８ａ、８
ｂを追加するという簡単な構成により、選択回路出力線
を２分割し、負荷容量を半減することができる。
即ち、高速な読み出し及び低消費電力化できる効果があ
る。
ンプ出力選択回路、４は出力回路、５ａ〜５ｄは読み出
しバス線、６及び６ａ、６ｂは選択回路出力線、７ａ〜
７ｂは最上位列アドレスによる切断回路選択線、８ａ、
８ｂは切断回路選択線７ａ。
７ｂに制御される出力線切断回路。
代理人　弁理士　　内　原　　　晋
【図面の簡単な説明】
第１図は本発明の半導体メモリ装置のブロック図、第２
図は従来例の半導体メモリ装置のブロック図である。 １ａ〜１ｄはメモリセル群及びそれに連結するセンスア
ンプ部、２ａ〜２ｄは上位２本の列アドレスにより定ま
るブロック選択線、３ａ〜３ｄはブロック選択線２ａ〜
２ｄに制御されるセンスア葬 ！ 閏 、亭 図

Claims (1)

    【特許請求の範囲】
  1. 列アドレスによって、複数に分割されたメモリセル群及
    びセンスアンプ部を有する半導体メモリ装置において、
    該センスアンプ部の出力線を、該列アドレスにより選択
    する第１の選択回路群の他に、該第１の選択回路群の出
    力線を最上位列アドレスにより選択して出力回路に伝達
    する第２の選択回路を有することを特徴とした半導体メ
    モリ装置。
JP63200670A 1988-08-10 1988-08-10 半導体メモリ装置 Pending JPH0249293A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04177697A (ja) * 1990-11-13 1992-06-24 Nec Corp 半導体メモリ
KR100305645B1 (ko) * 1997-06-28 2001-11-30 박종섭 반도체메모리소자의데이타패스장치
JP2017054563A (ja) * 2015-09-08 2017-03-16 凸版印刷株式会社 半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57117178A (en) * 1981-01-08 1982-07-21 Nec Corp Memory circuit

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