JPH024937B2 - - Google Patents
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- JPH024937B2 JPH024937B2 JP8657682A JP8657682A JPH024937B2 JP H024937 B2 JPH024937 B2 JP H024937B2 JP 8657682 A JP8657682 A JP 8657682A JP 8657682 A JP8657682 A JP 8657682A JP H024937 B2 JPH024937 B2 JP H024937B2
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- bus
- memory
- common
- program
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセツサシステムにおける
プロセツサモジユールの構成方式に関する。
プロセツサモジユールの構成方式に関する。
一般にマルチプロセツサシステムにおいては、
プロセツサモジユール数が増加しても１台当たり
のデータ処理量が低下しないこと、また他のプロ
セツサモジユールの暴走等によつてプログラムま
たはデータの内容が破壊されないことが望まし
い。
プロセツサモジユール数が増加しても１台当たり
のデータ処理量が低下しないこと、また他のプロ
セツサモジユールの暴走等によつてプログラムま
たはデータの内容が破壊されないことが望まし
い。
第１図ないし第３図はかかるシステムの従来例
を示すブロツク図である。
を示すブロツク図である。
これらの図において、１・１1〜１oはプロセツ
サモジユール、２は共通メモリ、３は共通バス、
４・４1〜４nは入出力制御装置（IOC）、５・５1
〜５nは入出力制御（Ｉ／Ｏ）である。すなわち
第１図の各プロセツサモジユール１は、共通バス
３を介してメモリ２よりプログラムを読み出して
処理を実行し、処理されたデータはメモリ２に格
納される。IOC４は共通バス３を介してメモリ２
との間でデータ交換を行なう。したがつて、第１
図の構成では、共通バス２のデータ転送ネツクま
たは転送能力によりプロセツサモジユール１は所
定数以上設けられないこと、またメモリ２が共用
であるので、プログラムおよびデータの内容が他
のプロセツサモジユール１またはIOC４等によつ
て破壊されるおそれがあるという問題点がある。
サモジユール、２は共通メモリ、３は共通バス、
４・４1〜４nは入出力制御装置（IOC）、５・５1
〜５nは入出力制御（Ｉ／Ｏ）である。すなわち
第１図の各プロセツサモジユール１は、共通バス
３を介してメモリ２よりプログラムを読み出して
処理を実行し、処理されたデータはメモリ２に格
納される。IOC４は共通バス３を介してメモリ２
との間でデータ交換を行なう。したがつて、第１
図の構成では、共通バス２のデータ転送ネツクま
たは転送能力によりプロセツサモジユール１は所
定数以上設けられないこと、またメモリ２が共用
であるので、プログラムおよびデータの内容が他
のプロセツサモジユール１またはIOC４等によつ
て破壊されるおそれがあるという問題点がある。
これに対して、第２図は第１図の構成を改良し
たマルチプロセツサシステムを示すもので、第１
図との違いは各プロセツサモジユールが個別メモ
リＭ・M1〜Moと内部バスＢ・B1〜Boとを有し
ていることである。つまり、第２図のプロセツサ
Ｐ・P1〜Poは、内部バスＢを介して個別メモリ
Ｍよりプログラムを読み出して処理を実行し、処
理されたデータは個別メモリＭまたは共通メモリ
２に格納する。IOC４は共通バス３を介して個別
メモリＭまたは共通メモリ２との間でデータ交換
を行なう。したがつて第２図の構成によれば、個
別メモリＭと内部バスＢとの効果によつて上述の
如き共通バス３のデータ転送ネツクは解決できる
が、他のプロセツサモジユール１またはIOC４等
の暴走等による個別メモリが破壊されるおそれが
あるという問題点はいぜんとして解決されていな
い。
たマルチプロセツサシステムを示すもので、第１
図との違いは各プロセツサモジユールが個別メモ
リＭ・M1〜Moと内部バスＢ・B1〜Boとを有し
ていることである。つまり、第２図のプロセツサ
Ｐ・P1〜Poは、内部バスＢを介して個別メモリ
Ｍよりプログラムを読み出して処理を実行し、処
理されたデータは個別メモリＭまたは共通メモリ
２に格納する。IOC４は共通バス３を介して個別
メモリＭまたは共通メモリ２との間でデータ交換
を行なう。したがつて第２図の構成によれば、個
別メモリＭと内部バスＢとの効果によつて上述の
如き共通バス３のデータ転送ネツクは解決できる
が、他のプロセツサモジユール１またはIOC４等
の暴走等による個別メモリが破壊されるおそれが
あるという問題点はいぜんとして解決されていな
い。
第３図は本出願人が提案したもので、第２図を
さらに改良したマルチプロセツサシステムを示す
ものである。これは、プロセツサＰ・P1〜Poを
含むプロセツサモジユール１・１1〜１o内に個別
メモリＭ・M1〜MoとチヤネルＣ・C1〜Coとを設
けるとともに、これらを互いに内部バスＢ・B1
〜Boを介して接続することにより、個別メモリ
が共通バスを介して直接アクセスさせることがな
いようにしてその保護を図るとともに、各プロセ
ツサの処理能力を低下させないようにして上述の
如きデータ転送ネツクを解消するものである。し
かしながら、第３図においてはプログラムメモリ
とデータメモリとは分離されておらず、同一のバ
ス（内部バス）に接続されているので、チエツク
をすり抜けた一過性のエラーによつてプログラム
領域が破壊されるという危険性が残されており、
しかもデータ転送動作によつてプログラム処理の
時間が延びるという問題点をはらんでいる。
さらに改良したマルチプロセツサシステムを示す
ものである。これは、プロセツサＰ・P1〜Poを
含むプロセツサモジユール１・１1〜１o内に個別
メモリＭ・M1〜MoとチヤネルＣ・C1〜Coとを設
けるとともに、これらを互いに内部バスＢ・B1
〜Boを介して接続することにより、個別メモリ
が共通バスを介して直接アクセスさせることがな
いようにしてその保護を図るとともに、各プロセ
ツサの処理能力を低下させないようにして上述の
如きデータ転送ネツクを解消するものである。し
かしながら、第３図においてはプログラムメモリ
とデータメモリとは分離されておらず、同一のバ
ス（内部バス）に接続されているので、チエツク
をすり抜けた一過性のエラーによつてプログラム
領域が破壊されるという危険性が残されており、
しかもデータ転送動作によつてプログラム処理の
時間が延びるという問題点をはらんでいる。
本発明はかかる諸点に鑑みてなされたもので、
プログラム（メモリ）の保護をより確実にし、あ
わせてプログラムの高速処理が可能なプロセツサ
モジユールの構成方式を提供することを目的とす
るものである。
プログラム（メモリ）の保護をより確実にし、あ
わせてプログラムの高速処理が可能なプロセツサ
モジユールの構成方式を提供することを目的とす
るものである。
その特徴は、共通バスに接続される各プロセツ
サモジユールにプログラムバスとデータバスの２
つの内部バスを設け、プログラムメモリは該プロ
グラムバスに、またデータメモリは該データバス
にそれぞれ接続することにより、データバスにお
いてチエツクをすり抜けた一過性のエラーが生じ
てもプログラムメモリが破壊されないようにする
とともに、上記２つの内部バスおよび共通バスに
データ転送チヤネルを接続し、データメモリと共
通バスに接続された共通メモリおよび入出力制御
装置との間のブロツタデータの転送を該チヤネル
を介して行なうことにより各プロセツサの処理能
力を低下させないようにした点にある。
サモジユールにプログラムバスとデータバスの２
つの内部バスを設け、プログラムメモリは該プロ
グラムバスに、またデータメモリは該データバス
にそれぞれ接続することにより、データバスにお
いてチエツクをすり抜けた一過性のエラーが生じ
てもプログラムメモリが破壊されないようにする
とともに、上記２つの内部バスおよび共通バスに
データ転送チヤネルを接続し、データメモリと共
通バスに接続された共通メモリおよび入出力制御
装置との間のブロツタデータの転送を該チヤネル
を介して行なうことにより各プロセツサの処理能
力を低下させないようにした点にある。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第４図は本発明の実施例を示すブロツク図、第
５図は第４図における共通バスアダプタおよびデ
ータバスアダプタの詳細な構成を示すブロツク
図、第６図は同じくブロツク転送チヤネルの詳細
な構成を示すブロツク図である。
５図は第４図における共通バスアダプタおよびデ
ータバスアダプタの詳細な構成を示すブロツク
図、第６図は同じくブロツク転送チヤネルの詳細
な構成を示すブロツク図である。
第４図において、１１・１１1〜１１oはプロセ
ツサ、１２・１２1〜１２oは主にプログラムを格
納する個別メモリ、１３・１３1〜１３oはプログ
ラムバス、１４・１４1〜１４oはプロセツサ１１
が共通バス３に接続されたレジスタまたはメモリ
にプログラムモードでアクセスするための共通バ
スアダプタ、１５・１５1〜１５oはプロセツサ１
１がデータバス１７・１７1〜１７oを介してデー
タメモリ１８・１８1〜１８oにプログラムモード
でアクセスするためのデータバスアダプタ、１
６・１６1〜１６oはデータメモリ１８と共通メモ
リ２またはIOC４のメモリとの間でデータ交換を
行なうためのブロツク転送チヤネル、１７はデー
タバス、１８は主にデータを格納するデータメモ
リである。
ツサ、１２・１２1〜１２oは主にプログラムを格
納する個別メモリ、１３・１３1〜１３oはプログ
ラムバス、１４・１４1〜１４oはプロセツサ１１
が共通バス３に接続されたレジスタまたはメモリ
にプログラムモードでアクセスするための共通バ
スアダプタ、１５・１５1〜１５oはプロセツサ１
１がデータバス１７・１７1〜１７oを介してデー
タメモリ１８・１８1〜１８oにプログラムモード
でアクセスするためのデータバスアダプタ、１
６・１６1〜１６oはデータメモリ１８と共通メモ
リ２またはIOC４のメモリとの間でデータ交換を
行なうためのブロツク転送チヤネル、１７はデー
タバス、１８は主にデータを格納するデータメモ
リである。
第４図の動作を説明する。プロセツサ１１は、
プログラムバス１３を介して個別メモリ１２より
プログラムを取出して処理を実行し、メモリ２ま
たはＩ／Ｏ５に転送すべき処理データは、データ
バスアダプタ１５を介してプログラムモードでデ
ータメモリ１８に書き出す。そして、この処理デ
ータをメモリ２またはＩ／Ｏ５に転送するとき
は、プログラムバス１３を介してブロツク転送チ
ヤネル１６を起動する。チヤネル１６はプロセツ
サ１１の動作とは独立かつ並行に動作し、データ
メモリ１８と共通メモリ２またはＩ／Ｏ５との間
のデータ交換を実行する。
プログラムバス１３を介して個別メモリ１２より
プログラムを取出して処理を実行し、メモリ２ま
たはＩ／Ｏ５に転送すべき処理データは、データ
バスアダプタ１５を介してプログラムモードでデ
ータメモリ１８に書き出す。そして、この処理デ
ータをメモリ２またはＩ／Ｏ５に転送するとき
は、プログラムバス１３を介してブロツク転送チ
ヤネル１６を起動する。チヤネル１６はプロセツ
サ１１の動作とは独立かつ並行に動作し、データ
メモリ１８と共通メモリ２またはＩ／Ｏ５との間
のデータ交換を実行する。
ここで、共通バスアダプタ１４とデータバスア
ダプタ１５の構成について第５図を参照して説明
する。なお、アダプタ１４と１５の構成は同一で
あるので、ここでは主として共通バスアダプタ１
４について説明する。同図において、１４１・１
５１はプログラムバス１３および共通バス３（デ
ータバス７）の両方に対してインタフエイスの制
御を行なう転送制御部、１４２・１５２は、プロ
グラムバスのアドレスを判定して共通バス領域
（データバス領域）をアクセスしたとき制御部１
４１・１５１に起動信号を発生するアドレス判別
器、１４３・１５３は共通バス（データバス）へ
のアドレスバツフア、１４４・１５４はプログラ
ムバス→共通バス３（データバス１７）へのデー
タバツフア、１４５・１５５は共通バス３（デー
タバス１７）→プログラムバス１３へのデータバ
ツフアである。
ダプタ１５の構成について第５図を参照して説明
する。なお、アダプタ１４と１５の構成は同一で
あるので、ここでは主として共通バスアダプタ１
４について説明する。同図において、１４１・１
５１はプログラムバス１３および共通バス３（デ
ータバス７）の両方に対してインタフエイスの制
御を行なう転送制御部、１４２・１５２は、プロ
グラムバスのアドレスを判定して共通バス領域
（データバス領域）をアクセスしたとき制御部１
４１・１５１に起動信号を発生するアドレス判別
器、１４３・１５３は共通バス（データバス）へ
のアドレスバツフア、１４４・１５４はプログラ
ムバス→共通バス３（データバス１７）へのデー
タバツフア、１４５・１５５は共通バス３（デー
タバス１７）→プログラムバス１３へのデータバ
ツフアである。
第５図の動作について、プロセツサ１１が共通
メモリ２にデータを書き込む場合を例として説明
する。まず、プロセツサ１１は所望のアドレスお
よびデータをプログラムバス１３に出力する。ア
ドレス判別器１４２は、このアドレスが共通バス
へのアクセス領域であることを判別すると、転送
制御部１４１に起動信号を出力する。転送制御部
１４１はこの起動信号によつて動作を始め、共通
バス３の使用権を獲得後アドレス信号をアドレス
バツフア１４３より、またデータ信号をデータバ
ツフア１４４よりそれぞれ信号Ｇ１，Ｇ２を
“１”にすることにより出力する。共通バス３の
データ転送動作が終了すると、転送制御部１４１
はプログラムバス１３へデータ転送完了の信号を
出力し、これをプロセツサ１１が識別することに
よりデータ書込み動作は終了する。一方、プロセ
ツサ１１が共通メモリ２よりデータを読み出す場
合の動作は、データが共通バス３からプログラム
バス１３の方向へ転送されること、またデータバ
ツフア１４４のかわりにデータバツフア１４５が
動作することを除けば、上述の書込み動作のそれ
と全く同様である。また、データバスアダプタ１
５は、プロセツサ１１がデータメモリ領域をアク
セスしたときに動作するもので、詳細な動作は前
述の共通バスアダプタのそれと同一であり、した
がつて上述の動作説明中の括弧内を参照すること
により容易に理解されよう。
メモリ２にデータを書き込む場合を例として説明
する。まず、プロセツサ１１は所望のアドレスお
よびデータをプログラムバス１３に出力する。ア
ドレス判別器１４２は、このアドレスが共通バス
へのアクセス領域であることを判別すると、転送
制御部１４１に起動信号を出力する。転送制御部
１４１はこの起動信号によつて動作を始め、共通
バス３の使用権を獲得後アドレス信号をアドレス
バツフア１４３より、またデータ信号をデータバ
ツフア１４４よりそれぞれ信号Ｇ１，Ｇ２を
“１”にすることにより出力する。共通バス３の
データ転送動作が終了すると、転送制御部１４１
はプログラムバス１３へデータ転送完了の信号を
出力し、これをプロセツサ１１が識別することに
よりデータ書込み動作は終了する。一方、プロセ
ツサ１１が共通メモリ２よりデータを読み出す場
合の動作は、データが共通バス３からプログラム
バス１３の方向へ転送されること、またデータバ
ツフア１４４のかわりにデータバツフア１４５が
動作することを除けば、上述の書込み動作のそれ
と全く同様である。また、データバスアダプタ１
５は、プロセツサ１１がデータメモリ領域をアク
セスしたときに動作するもので、詳細な動作は前
述の共通バスアダプタのそれと同一であり、した
がつて上述の動作説明中の括弧内を参照すること
により容易に理解されよう。
次に、ブロツク転送チヤネル１６の詳細につい
て第６図を参照して説明する。同図において、１
６０１は図示していないデータメモリ１８からの
読出しデータをセツトするデータレジスタ、１６
０２はこのデータを共通バス３を介して図示して
ない共通メモリ２に送出するためのデータバツフ
ア、１６０３は図示してないメモリ２からの読出
しデータをセツトするためのデータレジスタ、１
６０４はこのデータをデータバス１７を介して図
示してないデータメモリ１８に送出するためのデ
ータバツフア、１６０５と１６０６はそれぞれ転
送対象となるメモリの先頭アドレスをセツトする
レジスタ、１６０７はデータセレクター、１６０
８はデータの転送が１回実行される毎に＋１され
るアドレスカウンタ、１６０９はメモリの先頭ア
ドレスとアドレスカウンタ１６０８の値とを加算
するアダー、１６１０と１６１１はメモリアドレ
スを出力するアドレスバツフア、１６１２はデー
タの転送に際して転送すべきデータの語数をセツ
トし、データの転送が１回実行される毎に−１さ
れ、これが零になつたときに、転送終了信号を発
生する転送語数カウンタ、１６１３はプログラム
バス１３を介してプロセツサ１１から起動指令を
受け取り、データバス１７および共通バス３とイ
ンタフエイスしてデータの転送制御を実行する制
御回路である。
て第６図を参照して説明する。同図において、１
６０１は図示していないデータメモリ１８からの
読出しデータをセツトするデータレジスタ、１６
０２はこのデータを共通バス３を介して図示して
ない共通メモリ２に送出するためのデータバツフ
ア、１６０３は図示してないメモリ２からの読出
しデータをセツトするためのデータレジスタ、１
６０４はこのデータをデータバス１７を介して図
示してないデータメモリ１８に送出するためのデ
ータバツフア、１６０５と１６０６はそれぞれ転
送対象となるメモリの先頭アドレスをセツトする
レジスタ、１６０７はデータセレクター、１６０
８はデータの転送が１回実行される毎に＋１され
るアドレスカウンタ、１６０９はメモリの先頭ア
ドレスとアドレスカウンタ１６０８の値とを加算
するアダー、１６１０と１６１１はメモリアドレ
スを出力するアドレスバツフア、１６１２はデー
タの転送に際して転送すべきデータの語数をセツ
トし、データの転送が１回実行される毎に−１さ
れ、これが零になつたときに、転送終了信号を発
生する転送語数カウンタ、１６１３はプログラム
バス１３を介してプロセツサ１１から起動指令を
受け取り、データバス１７および共通バス３とイ
ンタフエイスしてデータの転送制御を実行する制
御回路である。
ここで、第６図によりデータメモリ１８（第４
図）のデータを共通メモリ２（第４図）に転送す
る動作を説明する。図示してないプロセツサ１１
はプログラムバス１３を介してデータメモリ１８
の先頭アドレスを先頭アドレスレジスタ１６０５
に、また共通メモリ２の先頭アドレスを先頭アド
レスレジスタ１６０６にセツトする。そして、転
送データの語数を転送語数カウンタ１６１２にセ
ツトしてから、チヤネルの起動指令をプログラム
バス１３を介して制御回路１６１３に与える。制
御回路１６１３は、データバス１７の使用権を得
るとセレクタ１６０７の信号Ｇ３をＡ側に選択し
てアダー１６０９を動作させ、信号Ｇ４を有効に
してアドレスバツフア１６１０からメモリアドレ
スをデータバス１７上に送出して、データメモリ
１８の読出し動作を実行する。データメモリ１８
から読み出したデータバス１７上のデータを信号
Ｓ１を有効にしてデータレジスタ１６０１にセツ
トすると、データバス１７とのインタフエイス動
作は一旦終了し、共通バス３とのインタフエイス
動作を実行する。先ず、共通バス３の使用権を得
ると、セレクター１６０７のＧ３をＢ側に選択し
てアダー１６０９を動作させ、信号Ｇ５を有効に
してアドレスバツフア１６１１からメモリアドレ
スを、同時に信号Ｇ１を有効にしてデータバツフ
ア１６０２からデータレジスタ１６０１のデータ
を共通バス３上に送出して、共通メモリ２への書
込み動作を実行する。制御回路１６１３は共通バ
ス３とのインタフエイス動作を終了すると、アド
レスカウンタを＋１、転送語数カウンタを−１し
て、転送語数カウンタが零になるまで上述の動作
を繰返す。なお、共通メモリ２のデータをデータ
メモリ１８に転送する動作は、前述の動作とは逆
に、共通バス３へのアクセス動作を行なつて共通
メモリ２から読出したデータを信号Ｓ２を有効に
してデータレジスタ１６０３にセツトし、次い
で、データバス１７へのアクセス動作を行なつて
データレジスタ１６０３のデータを信号Ｇ２を有
効にして、データバツフア１６０４からデータバ
ス１７上に送出し、これをデータメモリ１８に書
込む。アドレスカウンタ１６０８および転送語数
カウンタ１６１２は、データバス１７へのアクセ
ス動作の終了後＋１および−１される。
図）のデータを共通メモリ２（第４図）に転送す
る動作を説明する。図示してないプロセツサ１１
はプログラムバス１３を介してデータメモリ１８
の先頭アドレスを先頭アドレスレジスタ１６０５
に、また共通メモリ２の先頭アドレスを先頭アド
レスレジスタ１６０６にセツトする。そして、転
送データの語数を転送語数カウンタ１６１２にセ
ツトしてから、チヤネルの起動指令をプログラム
バス１３を介して制御回路１６１３に与える。制
御回路１６１３は、データバス１７の使用権を得
るとセレクタ１６０７の信号Ｇ３をＡ側に選択し
てアダー１６０９を動作させ、信号Ｇ４を有効に
してアドレスバツフア１６１０からメモリアドレ
スをデータバス１７上に送出して、データメモリ
１８の読出し動作を実行する。データメモリ１８
から読み出したデータバス１７上のデータを信号
Ｓ１を有効にしてデータレジスタ１６０１にセツ
トすると、データバス１７とのインタフエイス動
作は一旦終了し、共通バス３とのインタフエイス
動作を実行する。先ず、共通バス３の使用権を得
ると、セレクター１６０７のＧ３をＢ側に選択し
てアダー１６０９を動作させ、信号Ｇ５を有効に
してアドレスバツフア１６１１からメモリアドレ
スを、同時に信号Ｇ１を有効にしてデータバツフ
ア１６０２からデータレジスタ１６０１のデータ
を共通バス３上に送出して、共通メモリ２への書
込み動作を実行する。制御回路１６１３は共通バ
ス３とのインタフエイス動作を終了すると、アド
レスカウンタを＋１、転送語数カウンタを−１し
て、転送語数カウンタが零になるまで上述の動作
を繰返す。なお、共通メモリ２のデータをデータ
メモリ１８に転送する動作は、前述の動作とは逆
に、共通バス３へのアクセス動作を行なつて共通
メモリ２から読出したデータを信号Ｓ２を有効に
してデータレジスタ１６０３にセツトし、次い
で、データバス１７へのアクセス動作を行なつて
データレジスタ１６０３のデータを信号Ｇ２を有
効にして、データバツフア１６０４からデータバ
ス１７上に送出し、これをデータメモリ１８に書
込む。アドレスカウンタ１６０８および転送語数
カウンタ１６１２は、データバス１７へのアクセ
ス動作の終了後＋１および−１される。
このようにして、ブロツク転送チヤネル１６は
プロセツサ１１から起動指令を受けるとデータの
転送が全て終了するまで、プロセツサ１１を煩わ
せることなく共通メモリ２とデータメモリ１８と
の間でデータ転送を実行することができる。ま
た、プログラム実行バス１３とデータ転送用バス
１７は分離されているので、データ転送動作によ
つてプログラムメモリ１２が内容破壊等の影響を
受けることは絶対にないばかりでなく、データメ
モリ１８のデータ転送動作によつてプログラム処
理動作が待たされる等の影響を受けることもな
い。
プロセツサ１１から起動指令を受けるとデータの
転送が全て終了するまで、プロセツサ１１を煩わ
せることなく共通メモリ２とデータメモリ１８と
の間でデータ転送を実行することができる。ま
た、プログラム実行バス１３とデータ転送用バス
１７は分離されているので、データ転送動作によ
つてプログラムメモリ１２が内容破壊等の影響を
受けることは絶対にないばかりでなく、データメ
モリ１８のデータ転送動作によつてプログラム処
理動作が待たされる等の影響を受けることもな
い。
以上のように、本発明によれば、共通バスに接
続される各プロセツサモジユールにプログラムバ
スとデータバスの２つの内部バスを設け、プログ
ラムメモリは該プログラムバスに、またデータメ
モリは該データバスに接続するようにしたので、
データバスにおいてチエツクをすり抜けた一過性
のエラーが発生してもプログラムメモリが破壊さ
れるということは絶対に起り得ないものである。
また、本発明ではデータの転送動作がデータバス
を介して実行されるので、プログラムバスに影響
を与えることはない。つまり、プログラムバスは
プログラムの実行にのみ使用されるので、高速の
命令実行が可能となる。さらに、ブロツクデータ
の転送に際し、サイクリツクリダンダンシーチエ
ツク（CRC）等の誤り制御回路をメモリに設置
するとともに、メモリへ書込まれるべきデータを
バイトまたはワード単位でチエツクするという、
本出願人の提案になるブロツクデータチエツク
（必要ならば、特願昭56―208195号「データ伝送
システム」を参照のこと。）を実施するようにす
れば、データの完全な保護を図ることができるも
のである。
続される各プロセツサモジユールにプログラムバ
スとデータバスの２つの内部バスを設け、プログ
ラムメモリは該プログラムバスに、またデータメ
モリは該データバスに接続するようにしたので、
データバスにおいてチエツクをすり抜けた一過性
のエラーが発生してもプログラムメモリが破壊さ
れるということは絶対に起り得ないものである。
また、本発明ではデータの転送動作がデータバス
を介して実行されるので、プログラムバスに影響
を与えることはない。つまり、プログラムバスは
プログラムの実行にのみ使用されるので、高速の
命令実行が可能となる。さらに、ブロツクデータ
の転送に際し、サイクリツクリダンダンシーチエ
ツク（CRC）等の誤り制御回路をメモリに設置
するとともに、メモリへ書込まれるべきデータを
バイトまたはワード単位でチエツクするという、
本出願人の提案になるブロツクデータチエツク
（必要ならば、特願昭56―208195号「データ伝送
システム」を参照のこと。）を実施するようにす
れば、データの完全な保護を図ることができるも
のである。
第１図ないし第３図はマルチプロセツサシステ
ムの従来例を示すブロツク図、第４図は本発明の
実施例を示すブロツク図、第５図は第４図におけ
る共通バスアダプタおよびデータバスアダプタの
詳細な構成を示すブロツク図、第６図は第４図に
おけるブロツク転送チヤネルの詳細な構成を示す
ブロツク図である。 符号説明、１・１1〜１o…プロセツサモジユー
ル、P1，１１・１１1〜１１o…プロセツサ、２…
共通メモリ、３…共通バス、４・４1〜４n…入出
力制御装置（IOC）、５・５1〜５n…入出力装置
（Ｉ／Ｏ）、１２・１２1〜１２o…プログラムメモ
リ、１３・１３1〜１３o…プログラムバス、１
４・１４1〜１４o…共通バスアダプタ、１５・１
５1〜１５o…データバスアダプタ、１６・１６1
〜１６o…ブロツク転送チヤネル、１７・１７1〜
１７o…データバス、１８・１８1〜１８o…デー
タメモリ、１４１，１５１…転送制御部、１４
２，１５２…アドレス判別器、１４３，１５３，
１６１０，１６１１…アドレスバツフア、１４
４，１４５，１５４，１５５，１６０２，１６０
４…データバツフア、１６０１，１６０３…デー
タレジスタ、１６０５，１６０６…先頭アドレス
レジスタ、１６０７…セレクター、１６０８…ア
ドレスカウンタ、１６０９…アダー、１６１２…
転送語数カウンタ、１６１３…制御回路。
ムの従来例を示すブロツク図、第４図は本発明の
実施例を示すブロツク図、第５図は第４図におけ
る共通バスアダプタおよびデータバスアダプタの
詳細な構成を示すブロツク図、第６図は第４図に
おけるブロツク転送チヤネルの詳細な構成を示す
ブロツク図である。 符号説明、１・１1〜１o…プロセツサモジユー
ル、P1，１１・１１1〜１１o…プロセツサ、２…
共通メモリ、３…共通バス、４・４1〜４n…入出
力制御装置（IOC）、５・５1〜５n…入出力装置
（Ｉ／Ｏ）、１２・１２1〜１２o…プログラムメモ
リ、１３・１３1〜１３o…プログラムバス、１
４・１４1〜１４o…共通バスアダプタ、１５・１
５1〜１５o…データバスアダプタ、１６・１６1
〜１６o…ブロツク転送チヤネル、１７・１７1〜
１７o…データバス、１８・１８1〜１８o…デー
タメモリ、１４１，１５１…転送制御部、１４
２，１５２…アドレス判別器、１４３，１５３，
１６１０，１６１１…アドレスバツフア、１４
４，１４５，１５４，１５５，１６０２，１６０
４…データバツフア、１６０１，１６０３…デー
タレジスタ、１６０５，１６０６…先頭アドレス
レジスタ、１６０７…セレクター、１６０８…ア
ドレスカウンタ、１６０９…アダー、１６１２…
転送語数カウンタ、１６１３…制御回路。
Claims (1)
- １ 共通メモリと、複数のプロセツサモジユール
と、入出力装置を制御する複数の入出力制御装置
とを共通バスに並設してなるマルチプロセツサシ
ステムであつて、前記各プロセツサモジユールは
内部プログラムバスと、該バスに接続され所定の
プログラムを格納するプログラム記憶用個別メモ
リと、内部データバスと、該バスに接続され所定
のデータを格納するデータ記憶用個別メモリと、
前記内部プログラムバスと接続され該プログラム
およびデータにもとづき所定の処理を実行するプ
ロセツサと、前記内部プログラムバスと共通バ
ス、内部データバスとの間にそれぞれ接続され該
プロセツサから共通バス、内部データバスをそれ
ぞれアクセスするための共通バスアダプタ、デー
タバスアダプタと、前記内部プログラムバスおよ
びデータバスならびに共通バスに接続されるとと
もに前記プロセツサからの指令により動作して前
記データ記憶用個別メモリと共通メモリおよび入
出力制御装置との間のデータ転送制御を行なうチ
ヤネルとを有してなることを特徴とするマルチプ
ロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8657682A JPS58203568A (ja) | 1982-05-24 | 1982-05-24 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8657682A JPS58203568A (ja) | 1982-05-24 | 1982-05-24 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203568A JPS58203568A (ja) | 1983-11-28 |
| JPH024937B2 true JPH024937B2 (ja) | 1990-01-31 |
Family
ID=13890829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8657682A Granted JPS58203568A (ja) | 1982-05-24 | 1982-05-24 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203568A (ja) |
-
1982
- 1982-05-24 JP JP8657682A patent/JPS58203568A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58203568A (ja) | 1983-11-28 |
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