JPS58203568A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マルチプロセッサシステムにおけるプロセッ
サモジュールの構成方式に関する〇一般にマルチプロセ
ッサシステムにおいては、プロセッサモジュール数が増
加しても１台当たりのデータ処理量が低下しないこと、
また他のプロセッサモジュールの暴走等によってプログ
ラムまたはデータの内容が破壊されないことが望ましい
。

第１図ないし第３図はかかるシステムの従来例を示すブ
ロック図である。

これらの図において、１（１１〜ｔｎ）はプロセッサモ
ジュール、２は共通メモリ、３は共通バス、４（４１〜
４工）は入出力制御装置（ＩＯＣ）、５（５１〜ｓｍ）
は入出力装置（Ｉｌｏ）である。すなわち第１図の各プ
ロセッサモジュール１は、共通バス３を介してメモリ２
よりプログラムを読み出して処理を実行し、処理された
データはメモリ２に格納される。ｌ０Ｃ４は共通バス３
を介してメモリ２との間でデータ交換を行なう０したが
って、第１図の構゛成では、共通バス２のデータ転送ネ
ックまたは転送能力によりプロセッサモジュール１は所
定数以上膜けられないこと、またメモリ２が共用である
ので、プログラムおよびデータの内容が他のプロセッサ
モジュール１またはｌ０Ｃ４等によって破壊されるおそ
れがあるという問題点がある。

これに対して、第２図は第１図の構成を改良したマルチ
プロセッサシステムを示すもので、第１図との違いは各
プロセッサモジュールが個別メモリＭ（Ｍ１〜Ｍユ）と
内部バスＢ（８１〜Ｂユ）とを有していることである。

つまり、第２図のプロセッサＰ（Ｐ１〜Ｐｎ）は、内部
バスＢを介して個別メモリＭよりプログラムを読み出し
て処理を実行し、処理されたデータは個別メモＩＪ　Ｍ
または共通メモリ２に格納するっｌ０Ｃ４は共通バス３
を介して個９ＪメモリＭまたは共通メモリ２との間でデ
ータ交換を行なう。したがって第２図の構成によれば、
［１１メモ＋）Ｍと内部バスＢとの効果によって上述の
如き共通バス３のデータ転送ネックは解決できるが、他
のプロセッサモジュール１またはｌ０Ｃ４等の暴走等に
よる個別メモリが破壊されるおそれがあるという問題点
はいぜんとして解決されていない。

第３図は本出願人が提案したもので、第２図をサラに改
良したマルチプロセッサシステムを示すものである。こ
れは、プロセッサＰ（Ｐ１〜Ｐｎ）を含むプロセッサモ
ジュール１（１１〜ｉｎ）内に個別メモリＭ　（Ｍｌ　
〜Ｍｎ）とチャケネルｃ（ｃｌ−ｃｎ）とを設けるとと
もに、これらを互いに内部バスＢ（Ｂｌ〜Ｂユ）を介し
て接続することにより、個別メモリが共通バスを介して
直接アクセスされることがないようにしてその保護を図
るとともに、各プロセッサの処理能力を低下させないよ
うにして上述の如きデータ転送ネックを解消するもので
ある。

しかしながら、第３図においてはプログラムメモリとデ
ータメモリとは分離されておらず、同一のバス（内部バ
ス）に接続されているので、チェックをすり抜けた一過
性のエラーによってプログラムバスが破壊されるという
危険性が残されており、しかもデータ転送動作によって
プログラム処理の時間が延びるという問題点をはらんで
いる。

本発明はかかる諸点に鑑みてなされたもので、プログラ
ム（メモリ）の保護をより確実にし、あわせてプログラ
ムの高速処理が可能なプロセッサモジュールの構成方式
を提供することを目的とするものである。

その特徴は、共通バスに接続される各プロセッサモジュ
ールにプログラムバスとデータバスの２つの内部バスを
設け、プログラムメモリは該プログラムバスに、またデ
ータメモリは該データバスにそれぞれ接続することによ
り、データバスにおいてチェックをすり抜けた一過性の
エラーが生じてもプログラムメモリが破壊されないよう
にするとともに、上記２つの内部バスおよび共通バスに
データ転送チャネルを接続し、データメモリと共通バス
に接続された共通メモリおよび入出力制御装置との間の
ブロックデータの転送を該チャネルを介して行なうこと
により各プロセッサの処理能力を低下させないようにし
た点にある。

以下、本発明の実施例を図面を参照して説明する０ 第４図は本発明の実施例を示すブロック図、第５図は第
４１１１ｉにおける共通バスアダプタおよびデータバス
アダプタの詳細な構成を示すブロック図、第６Ｎは同じ
くブロック転送チャネルの詳細な構成を示すブロック図
である。

第４図において、１１（１１１〜１１ｎ）はプロセッサ
、１２　（１２ｉ〜１２ｎ）は主にプログラムを格納す
る個別メモリ、１３（１３ｔ〜１３ｎ）はプログラムバ
ス、１４（１４１〜１４ｎ）はプロセッサ１１が共通バ
ス３に接続されたレジスタまたはメモリにプログラムモ
ードでアクセスするための共通バスアダプタ、１５（１
５１〜１５ｎ）はプロセッサ１１がデータバス１７（１
７１〜１７ｎ）を介してデータメモリ１８（１８１〜１
８ｎ）にプログラムモードでアクセスするためのデータ
バスアダプタ、１６（１６ｉ〜１６ユ）はデータメモリ
１８と共通メモリ２またはｌ０Ｃ４のメモリとの間でデ
ータ交換を行なうためのブロック転送チャネル、１７は
データバス、１８は主にデータを格納するデータメモリ
である。

湾４図の動作を説明する。プロセッサ１１は、プログラ
ムバス１３を介して個別メモリ１２よりプログラムを取
出して処理を実行し、メモリ２ｔたはｌ１０５に転送す
べき処理データは、データバスアダプタ１５を介してプ
ログラムモードでデータメモリ１８に書き出す。そして
、この処理データをメモリ２またはｌ１０５に転送する
ときは、プログラムバス１３を介してブロック転送チャ
ネル１６を起動する。チャネル１６はプロセッサ１１の
動作とは独立かつ並行に動作し、データメモリ１８と共
通メモリ２またはｌ１０５との間のデータ交換を実行す
る。

ここで、共通バスアダプタ仁ｌとデータバスアダプタ１
５の構成について第５図を参照して説明する。なお、ア
ダプタ１４と１５の構成は同一であるので、ここでは主
として共通バスアダプタ１４について説明する。同一に
２いて、１４Ｌ（１５１）はプログラムバス１３および
共通バス３（データバス１７）の両方に対してインタ７
エイスの制御を行なう転送制御部、１４２（１５２）は
、プログラムバスのアドレスを判定して共通バス領域（
データバス領域）をアクセスしたとき制御部１４１（１
５１）に起動信号を発生するアドレス判別器、１４３（
１５３）　ハ共ｉハス（データバス）へのアドレスバッ
ファ、１４４（１５４）はプログラムバス→共通バス３
（データバス１７）へのデータバッファ、１４５（１５
５）は共通バス３（データバス１７）→プログラムバス
１３へのデータバッファである、第５図の動作について
、プロセッサ１１が共通メモリ２にデータを書込む場合
を例として説明する。まず、プロセッサ１１は所望のア
ドレスおよびデータをプログラムバス１３に出力するつ
アドレス判別器１４２は、このアドレスが共通バスへの
アクセス領域であることを判別すると、転送制御部１４
１に起動信号を出力する。転送制御部１４１はこの起動
信号によって動作を始め、共通バス３の使用権を獲得後
アドレス信号をアドレスバッファ１４３より、またデー
タ信号をデータバッファ１４４よりそれぞれ信号Ｇｌ、
Ｇ２を１”にすることにより出力する０共通バス３のデ
ータ転送動作が終了すると、転送制御部１４１はプログ
ラムバス１３ヘデータ転送完了の信号を出力し、これを
プロセッサ１１が識別することによりデータ書込み動作
は終了するっ一方、プロセッサ１１が共通メモリ２より
データを読み出す場合の動作は、データが共通バス３か
らプログラムバス１３の方向へ転送されること、またデ
ータバッファ１４４のかわりにデータバッファ１４５が
動作することを除けば、上述の書込み動作のそれと全く
同様である。また、データバスアダプタ１５は、プロセ
ッサ１１がデータメモリ領域をアクセスしたときに動作
するもので、詳細な動作は前述の共通バスアダプタのそ
れと同一であり、したがって上述の動作説明中の括弧内
を参照することにより容易に理解されよう。

次に、ブロック転送チャネル１６の詳細について第６図
を参照して説明する。同図において、１６０１は図示し
てないデータメモリ１８からの読出しデータをセットす
るデータレジスタ、１６０２はこのデータを共通バス３
を介して図示してなしＡ共通メモリ２に送出するための
データノくツ７ア、１６０３は図示してないメモリ２か
らの読出しデータをセットするためのデータレジスタ、
１６０４はこのデータをデータバス１７を介して図示し
てないデータメモリ１８に送出するためのデータバッフ
ァ、１６０５と１６０６はそれぞれ転送対象となるメモ
リの先頭アドレスをセットするレジスタ、１６０７はデ
ータセレクター、１６０８はデータの転送が１回実行さ
れる毎に＋１されるアドレスカウンタ、１６０９はメモ
リの先頭アドレスとアドレスカウンタ１６０８の値とを
加算するアダー、１６１０と１６１１はメモリアドレス
を出力するアドレスバッファ、１６１２はデータの転送
に際して転送すべきデータの語数をセントし、データの
転送が１回実行される毎に−１され、これが零になった
ときに、転送終了信号を発生する転送語数カウンタ、１
６１３はプログラムバス１３を介してプロセッサ１１か
ら起動指令を受は取り、データバス１７および共通バス
３とインタフェイスしてデータの転送制御を実行する制
御回路である。

ここで、第６図によりデータメモリ１８（第４図）のデ
ータを共通メモリ２（第４図）に転送する動作を説明す
るっ図示してないプロセッサ１１ハフ’　Ｏグラムバス
１３を介してデータメモリ１８の先頭アドレスを先頭ア
ドレスレジスタ１６ｏ５に、また共通メモリ２の先頭ア
ドレスを先頭アドレスレジスタ１６０６にセットする。

そして、転送データの語数を転送語数カウンタ１６”　
１２にセットしてから、チャネルの起動指令をプログラ
ムバス１３を介して制御回路１６１３に与える。制御回
路１６１３は、データバス１７の使用権を得るとセレク
タ１６０７の信号Ｇ３をＡ側に選択してアダー１６０９
を動作させ、信号Ｇ４を有効にしてアドレスバッファ１
６１０からメモリアドレスをデータバス１７Ｊ：に送出
して、データメモリ１８の読出し動作を実行する０デー
タメモリ１８から読み出したデータバス１７上のデータ
を信号Ｓ１を有効にしてデータレジスタ１６０１にセッ
トすると、データバス１７とのインタフェイス動作は一
旦終了し、共通バス３とのインタ７工イス動作を実行す
る。先ず、共通バス３の使用権を得ると、セレクター１
６０７の０３をＢ側に選択してアダー１６０９を動作さ
せ、信号Ｇ５を有効にしてアドレスバッファ１６１１か
らメモリアドレスを、同時に信号Ｇ１を有効にしてデー
タバッファ１６０２からデータレジスタ１６０１のデー
タを共通バス３上に送出して、共通メモリ２への書込み
動作を実行する。制御回路１６１３は共通バス３とのイ
ンタフェイス動作を終了すると、アドレスカウンタを＋
１、転送語数カウンタを−１して、転送語数カウンタが
零になるまで上述の動作を繰返す。なお、共通メモリ２
のデータをデータメモリ１８に転送する動作は、前述の
動作とは逆に、共通バス３へのアクセス動作を行なって
共通メモリ２ρ）ら読出したデータを信号Ｓ２を有効に
してデータレジスタ１６０３にセットし、次いで、デー
タバス１７へのアクセス動作を行なってデータレジスタ
１６ｏ３のデータを信号Ｇ２を有効にして、データバッ
ファ１６０４からデータバス１７上に送出し、これをデ
ータメモリ１８に書込む０アドレスカウンタ１６０８お
よび転送語数カウンタ１６１２は、データバス１７への
アクセス動作の終了後＋１および−１される。

このようにして、ブロック転送チャネル１６はプロセッ
サ１１から起動指令を受けるとデータの転送が全て終了
するまで、プロセッサ１１を煩わせることなく共通メモ
リ２とデータメモリ１８との間でデータ転送を実行する
ことができる。また、プログラム実行バス１３とデータ
転送用バス１７は分離されているので、データ転送動作
によってプログラムメモリ１２が内容破壊等の影響を受
けることは絶対にないばかりでなく、データメモリ１８
のデータ転送動作によってプログラム処理動作が待たさ
れる等の影響を受けることもない。

以上のように、本発明によれば、共通バスに接続される
各プロセッサモジュールにプログラムバスとデータバス
の２つの内部バスを設け、プログラムメモリは該プログ
ラムバスに、またデータメモリは該データバスに接続す
るようにしたので、データバスにおいてチェックをすり
抜けた一過性のエラーが発生してもプログラムメモリが
破壊されるということは絶対に起り得ないものである。

また、本発明ではデータの転送動作がデータバスを介し
て実行されるので、プログラムバスに影響を与えること
はない、つまり、プログラムバスはプログラムの実行に
のみ使用されるので、高速の命令実行が可能となる。さ
らに、ブロックデータの転送に際し、サイクリックリダ
ンダンシーチェック（ＣＲ，Ｃ）等の誤り制御回路をメ
モリに設置するとともに、メモリへ書込まれるべきデー
タをバイトまたはワード単位でチェックするという、本
出願人の提案になるブロックデータチェック（必要なら
ば、特願昭５６−２０８１９５号「データ伝送システム
」を参照のことっ）を実施するようにすれば、データの
完全な保護７２図ることができるものである。

【図面の簡単な説明】

第１図ないし第３図はマルチプロセッサシステムの従来
例を示すブロック図、第４図は本発明の実施例を示すブ
ロック図、第５図は第４図における共通バスアダプタお
よびデータバスアダプタの詳細な構成を示すブロック図
、第６図は第４図におけるブロック転送チャネルの詳細
な構成を示すブロック図である。 符号説明 １（ｌｌ−Ｉｎ）・・・・・・プロセッサモジュール、
Ｐ工。 １１（Ｉｌｌ〜ｘｔｎ）・・・・・・プロセッサ、２・
・・・・・共通メモリ、３・・・・・・共通バス、４（
４１〜４ｍ）・・・・・・入出力制御装置（ＩＯＣ）、
５　（５１〜５工）・・・・・・入出力装置（Ｉｌｏ）
、１２（１２１〜１２ｎ戸・・・・・プμグラムメモリ
、１３（１３１〜１３ｎ）・・・・・・プログラムバス
、１ １４（１４１〜１４ｎ）・・・・・・共通バスアダプタ
、１５（１５１〜１５ｎ戸・・・・・データバスアダプ
タ、１６（１６ｔ〜１６ｎ）・・・・・・ブロック転送
チャネル、１７（１７１〜１７ｎ）・・・・・・データ
バス、１８（１８１〜１８η）・・・・・・データメモ
リ、１４１　ｏ　１５１・・・・・・転送制御部、１４
２．１５２・・・・・・アドレス判別器、１４３゜１５
３．１６１０，１６１ｉ・・・・・・アドレスバッファ
、１４４．１４５，１５４，１５５，１６０２，１６０
４・・・・・・データバッファ、１６０１，１６０３・
・・・・・データレジスタ、１６０：ｉ−１６０６・・
・・・・先頭アドレスレジスタ、１６０７・・・・・・
セレクター、１６０８・・−・・アドレスカウンタ、１
６０９・・・・・・アダー、１６１２・・・・・・転送
語数カウンタ、１６１３・・・・・・制御回路 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　埼　　　　清 第１図 第２図 第；１図 第４図 第５図 ７

Claims (1)

【特許請求の範囲】
1. 共通メモリと、複数のプロセッサモジュールと、入出力
   装置を制御する複数の入出力制御装置とを共通バスに並
   設してなるマルチプロセッサシステムであって、前記各
   プロセッサモジュールは内部プログラムバスと、該バス
   に接続され所定のプログラムを格納するプログラム記憶
   用個別メモリと、内部データバスと、該バスに接続され
   所定のデータを格納するデータ記憶用個別メモリと、前
   記内部プログラムバスと接続され該プログラムおよびデ
   ータにもとづき所定の処理を実行するプロセッサと、前
   記内部プログラムバスと共通バス、内部データバスとの
   間にそれぞれ接続され該プロセッサから共通バス、内部
   データバスをそれぞれアクセスするための共通バスアダ
   プタ、データバスアダプタと、前記内部プログラムバス
   δよびデータバスならびに共通バスに接続されるととも
   に前記プロセッサからの指令により動作して前記データ
   記憶用個別メモリと共通メモリおよび人出力制御装置と
   の間のデータ転送制御を行なうチャネルとを有してなる
   ことを特徴とするマルチプロセッサシステム。