JPS6337419B2 - - Google Patents
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- JPS6337419B2 JPS6337419B2 JP57086577A JP8657782A JPS6337419B2 JP S6337419 B2 JPS6337419 B2 JP S6337419B2 JP 57086577 A JP57086577 A JP 57086577A JP 8657782 A JP8657782 A JP 8657782A JP S6337419 B2 JPS6337419 B2 JP S6337419B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセツサシステムにおける
プロセツサモジユールの構成方式に関する。
プロセツサモジユールの構成方式に関する。
マルチプロセツサシステムにおいては、一般に
プロセツサモジユール数が増加しても１台当りの
データ処理量が低下しないこと、他のプロセツサ
モジユールの暴走等によつてプログラムまたはデ
ータの内容が破壊されないことが望ましい。
プロセツサモジユール数が増加しても１台当りの
データ処理量が低下しないこと、他のプロセツサ
モジユールの暴走等によつてプログラムまたはデ
ータの内容が破壊されないことが望ましい。
第１図および第２図はかかるシステムの従来例
を示すブロツク図である。
を示すブロツク図である。
これらの図において、１（１1〜１o）はプロセ
ツサモジユール、２は共通メモリ、３は共通バ
ス、４（４1〜４n）は入出力制御装置（IOC）、
５（５1〜５n）は入出力装置（Ｉ／Ｏ）である。
第１図の各プロセツサモジユール１は共通バス３
を介してメモリ２よりプログラムを読み出して処
理を実行し、処理されたデータはメモリ２に格納
される。IOC４は共通バス３を介してメモリ２と
の間でデータ交換を行なう。すなわち、第１図の
構成では、共通バス２のデータ転送ネツクまたは
転送能力により、プロセツサモジユール１は所定
数以上設けられないこと、メモリ２が共用である
ので、プログラムおよびデータの内容が他のプロ
セツサモジユール１またはIOC４等によつて破壊
されるおそれがあるという問題点がある。
ツサモジユール、２は共通メモリ、３は共通バ
ス、４（４1〜４n）は入出力制御装置（IOC）、
５（５1〜５n）は入出力装置（Ｉ／Ｏ）である。
第１図の各プロセツサモジユール１は共通バス３
を介してメモリ２よりプログラムを読み出して処
理を実行し、処理されたデータはメモリ２に格納
される。IOC４は共通バス３を介してメモリ２と
の間でデータ交換を行なう。すなわち、第１図の
構成では、共通バス２のデータ転送ネツクまたは
転送能力により、プロセツサモジユール１は所定
数以上設けられないこと、メモリ２が共用である
ので、プログラムおよびデータの内容が他のプロ
セツサモジユール１またはIOC４等によつて破壊
されるおそれがあるという問題点がある。
これに対し、第２図は第１図の構成を改良した
マルチプロセツサシステムを示すもので、第１図
との違いは、各プロセツサモジユール１が個別
（内部）メモリ１２（１２1〜１２o）と内部バス
１３（１３1〜１３o）とを有していることであ
る。つまり、第２図のプロセツサ１１（１１1〜
１１o）は、内部バス１３を介して個別メモリ１
２よりプログラムを読み出して処理を実行し、処
理されたデータは個別メモリ１２または共通メモ
リ２に格納する。IOC４は共通バス３を介して、
個別メモリ１２または共通メモリ２との間でデー
タ交換を行なう。なお、個別メモリ１２には頻繁
に使用されるプログラムまたはデータ等が記憶さ
れる。したがつて、第２図の構成によれば、個別
メモリ１２と内部バス１３との効果によつて共通
バス３における上記のデータ転送ネツクは解決で
きるが、他のプロセツサモジユール１またはIOC
４等の暴走等により個別メモリ１２が破壊される
おそれがあるという問題点はいぜんとして解決さ
れていない。なお、この問題点に関しては、共通
バス３側からの書込み動作に対する保護機構を設
けることが考えられているが、プロセツサの処理
プログラムが複雑になることゝ、ハードウエアの
金物量が大きくなるということから実際的ではな
い。
マルチプロセツサシステムを示すもので、第１図
との違いは、各プロセツサモジユール１が個別
（内部）メモリ１２（１２1〜１２o）と内部バス
１３（１３1〜１３o）とを有していることであ
る。つまり、第２図のプロセツサ１１（１１1〜
１１o）は、内部バス１３を介して個別メモリ１
２よりプログラムを読み出して処理を実行し、処
理されたデータは個別メモリ１２または共通メモ
リ２に格納する。IOC４は共通バス３を介して、
個別メモリ１２または共通メモリ２との間でデー
タ交換を行なう。なお、個別メモリ１２には頻繁
に使用されるプログラムまたはデータ等が記憶さ
れる。したがつて、第２図の構成によれば、個別
メモリ１２と内部バス１３との効果によつて共通
バス３における上記のデータ転送ネツクは解決で
きるが、他のプロセツサモジユール１またはIOC
４等の暴走等により個別メモリ１２が破壊される
おそれがあるという問題点はいぜんとして解決さ
れていない。なお、この問題点に関しては、共通
バス３側からの書込み動作に対する保護機構を設
けることが考えられているが、プロセツサの処理
プログラムが複雑になることゝ、ハードウエアの
金物量が大きくなるということから実際的ではな
い。
本発明はかかる点に鑑みてなされたもので、
個々のプロセツサのデータ処理能力を低下させる
ことなくマルチプロセツサシステムの信頼性を向
上することができるプロセツサモジユールを提供
することを目的とする。
個々のプロセツサのデータ処理能力を低下させる
ことなくマルチプロセツサシステムの信頼性を向
上することができるプロセツサモジユールを提供
することを目的とする。
その特徴は、マルチプロセツサシステムを構成
するプロセツサモジユールを個別メモリと、共通
バスに接続された共通メモリまたはレジスタへの
アクセスを制御するアダプタを備えたプロセツサ
と、該プロセツサからの指令により動作して個別
メモリと共通メモリまたは入出力制御装置との間
でデータ交換を行なうデータ転送制御用チヤネル
とから構成するとともに、これらを互いに内部バ
スを介して並列接続することにより個別メモリが
共通バスを介して直接にアクセスされることがな
いようにし、その保護を図ることにある。
するプロセツサモジユールを個別メモリと、共通
バスに接続された共通メモリまたはレジスタへの
アクセスを制御するアダプタを備えたプロセツサ
と、該プロセツサからの指令により動作して個別
メモリと共通メモリまたは入出力制御装置との間
でデータ交換を行なうデータ転送制御用チヤネル
とから構成するとともに、これらを互いに内部バ
スを介して並列接続することにより個別メモリが
共通バスを介して直接にアクセスされることがな
いようにし、その保護を図ることにある。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第３図は本発明の実施例を示すブロツク図、第
４図はプロセツサの構成、特に共通バスアダプタ
を示すブロツク図、第５図は転送チヤネルの構成
を示すブロツク図、第６図および第７図は本発明
の他の実施例を示すブロツク図である。
４図はプロセツサの構成、特に共通バスアダプタ
を示すブロツク図、第５図は転送チヤネルの構成
を示すブロツク図、第６図および第７図は本発明
の他の実施例を示すブロツク図である。
第３図に示されるものは、各プロセツサモジユ
ール１（１1〜１o）にブロツクデータ転送用のブ
ロツク転送チヤネル１４（１４1〜１４o）を設
け、共通バス３から個別メモリ１２（１２1〜１
２o）へは直接アクセスできないようにした点に
おいて第２図に示されるものと異なつている。
ール１（１1〜１o）にブロツクデータ転送用のブ
ロツク転送チヤネル１４（１４1〜１４o）を設
け、共通バス３から個別メモリ１２（１２1〜１
２o）へは直接アクセスできないようにした点に
おいて第２図に示されるものと異なつている。
第３図について、その動作を説明する。プロセ
ツサ１１（１１1〜１１o）は内部バス１３を介し
て個別メモリ１２（１２1〜１２o）よりプログラ
ムを取り出して処理を実行し、処理データを個別
メモリ１２内に格納する。そして、このデータを
Ｉ／Ｏ５に出力するときは、プロセツサ１１は先
ずブロツク転送チヤネル１４（１４1〜１４o）を
起動し、個別メモリ１２のデータを共通メモリ２
に転送する。このブロツクデータの転送が終了す
ると、当該IOC４を起動する。IOC４はメモリ２
よりデータを取出し、これをＩ／Ｏ５に出力す
る。一方、Ｉ／Ｏ５よりデータを読取り、これを
処理するときはプロセツサ１１は所定のIOC４を
起動し、Ｉ／Ｏ５のデータを共通メモリ２に転送
させる。転送動作が終了すると、ブロツク転送チ
ヤネル１４を起動し、共通メモリ２の当該データ
を個別メモリ１２に転送させる。
ツサ１１（１１1〜１１o）は内部バス１３を介し
て個別メモリ１２（１２1〜１２o）よりプログラ
ムを取り出して処理を実行し、処理データを個別
メモリ１２内に格納する。そして、このデータを
Ｉ／Ｏ５に出力するときは、プロセツサ１１は先
ずブロツク転送チヤネル１４（１４1〜１４o）を
起動し、個別メモリ１２のデータを共通メモリ２
に転送する。このブロツクデータの転送が終了す
ると、当該IOC４を起動する。IOC４はメモリ２
よりデータを取出し、これをＩ／Ｏ５に出力す
る。一方、Ｉ／Ｏ５よりデータを読取り、これを
処理するときはプロセツサ１１は所定のIOC４を
起動し、Ｉ／Ｏ５のデータを共通メモリ２に転送
させる。転送動作が終了すると、ブロツク転送チ
ヤネル１４を起動し、共通メモリ２の当該データ
を個別メモリ１２に転送させる。
ここで、プロセツサ１１の構成、特にプロセツ
サ１１が共通バス３を介して他のプロセツサの図
示していないレジスタ、IOC４または共通メモリ
２等にアクセスする共通バスアダプタについて第
４図を参照して説明する。同図において、１１０
はプロセツサ部、１１１は内部バス１３および共
通バス３の両方に対してインタフエイスの制御を
行なう転送制御部、１１２は内部バスのアドレス
を判定して、共通バス領域をアクセスしたとき制
御部１１１に起動信号を発生するアドレス判別
器、１１３は共通バス３へのアドレスバツフア、
１１４は内部バス１３から共通バス３へのデータ
を出力するデータバツフア、１１５は共通バス３
から内部バス１３へデータをバツフアするデータ
バツフアである。ここで、プロセツサ１１０が共
通メモリ２にデータを書込む場合を例として説明
する。まず、プロセツサ１１０は所望のアドレス
とデータを内部バス１３に出力する。アドレス判
別器１１２は、このアドレスが共通バスへのアク
セス領域であることを判別すると、転送制御部１
１１に選択信号を出力する。転送制御部１１１は
選択信号によつて動作を始め、共通バス３の使用
権を獲得後、アドレス信号をアドレスバツフア１
１３より、またデータ信号をデータバツフア１１
４よりそれぞれゲート信号Ｇ１，Ｇ２を“１”に
することにより出力する。共通バス３のデータ転
送動作が終了すると、転送制御部１１１は内部バ
ス１３へデータ転送完了の信号を出力し、これを
プロセツサ１１０が識別することによりデータ書
込み動作を終了する。なお、プロセツサ１１０が
共通メモリ２よりデータを読み出す場合はデータ
が共通バス３から内部バス１３の方向へ転送され
ること、またデータバツフア１１４ではなくデー
タバツフア１１５が動作することを除けば、上記
の書込み動作のそれと全く同様である。
サ１１が共通バス３を介して他のプロセツサの図
示していないレジスタ、IOC４または共通メモリ
２等にアクセスする共通バスアダプタについて第
４図を参照して説明する。同図において、１１０
はプロセツサ部、１１１は内部バス１３および共
通バス３の両方に対してインタフエイスの制御を
行なう転送制御部、１１２は内部バスのアドレス
を判定して、共通バス領域をアクセスしたとき制
御部１１１に起動信号を発生するアドレス判別
器、１１３は共通バス３へのアドレスバツフア、
１１４は内部バス１３から共通バス３へのデータ
を出力するデータバツフア、１１５は共通バス３
から内部バス１３へデータをバツフアするデータ
バツフアである。ここで、プロセツサ１１０が共
通メモリ２にデータを書込む場合を例として説明
する。まず、プロセツサ１１０は所望のアドレス
とデータを内部バス１３に出力する。アドレス判
別器１１２は、このアドレスが共通バスへのアク
セス領域であることを判別すると、転送制御部１
１１に選択信号を出力する。転送制御部１１１は
選択信号によつて動作を始め、共通バス３の使用
権を獲得後、アドレス信号をアドレスバツフア１
１３より、またデータ信号をデータバツフア１１
４よりそれぞれゲート信号Ｇ１，Ｇ２を“１”に
することにより出力する。共通バス３のデータ転
送動作が終了すると、転送制御部１１１は内部バ
ス１３へデータ転送完了の信号を出力し、これを
プロセツサ１１０が識別することによりデータ書
込み動作を終了する。なお、プロセツサ１１０が
共通メモリ２よりデータを読み出す場合はデータ
が共通バス３から内部バス１３の方向へ転送され
ること、またデータバツフア１１４ではなくデー
タバツフア１１５が動作することを除けば、上記
の書込み動作のそれと全く同様である。
次に、ブロツク転送チヤネル１４の詳細につい
て第５図を参照して説明する。第５図において、
１４０１は個別メモリ１２からの読出しデータを
セツトするデータレジスタ、１４０２はこのデー
タを共通バス３を介して共通メモリ２等に送出す
るためのデータバツフア、１４０３は共通メモリ
等からの読出しデータをセツトするためのデータ
レジスタ、１４０４はこのデータを内部バス１３
を介して個別メモリに送出するためのデータバツ
フア、１４０５および１４０６はそれぞれ転送対
象となるメモリの先頭アドレスをセツトするレジ
スタ、１４０７はデータセレクター、１４０８は
データの転送が１回実行される毎に＋１されるア
ドレスカウンタ、１４０９はメモリの先頭アドレ
スとアドレスカウンタの値を加算するアダー、１
４１０および１４１１はメモリアドレスを出力す
るアドレスバツフア、１４１２はデータの転送に
際して転送すべきデータの語数をセツトし、デー
タの転送が１回実行される毎に−１され、これが
零になつたときに転送終了信号を発生する転送語
数カウンタ、１４１３は内部バス１３および共通
バス３とインタフエイスしてデータの転送制御を
実行する制御回路である。
て第５図を参照して説明する。第５図において、
１４０１は個別メモリ１２からの読出しデータを
セツトするデータレジスタ、１４０２はこのデー
タを共通バス３を介して共通メモリ２等に送出す
るためのデータバツフア、１４０３は共通メモリ
等からの読出しデータをセツトするためのデータ
レジスタ、１４０４はこのデータを内部バス１３
を介して個別メモリに送出するためのデータバツ
フア、１４０５および１４０６はそれぞれ転送対
象となるメモリの先頭アドレスをセツトするレジ
スタ、１４０７はデータセレクター、１４０８は
データの転送が１回実行される毎に＋１されるア
ドレスカウンタ、１４０９はメモリの先頭アドレ
スとアドレスカウンタの値を加算するアダー、１
４１０および１４１１はメモリアドレスを出力す
るアドレスバツフア、１４１２はデータの転送に
際して転送すべきデータの語数をセツトし、デー
タの転送が１回実行される毎に−１され、これが
零になつたときに転送終了信号を発生する転送語
数カウンタ、１４１３は内部バス１３および共通
バス３とインタフエイスしてデータの転送制御を
実行する制御回路である。
ここで、第６図の如く構成されるシステム、す
なわち入出力制御装置４にバツフアメモリ４２
（４２1〜４２n）が設けられている場合の該バツ
フアメモリ４２と個別メモリ１２との間のデータ
転送動作、特にその制御を行なう転送制御チヤネ
ルの動作について説明する。なお、第６図に示さ
れるシステムはIOC４にバツフアメモリ４２が設
けられている点を除けば第３図に示されるものと
全く同様である。
なわち入出力制御装置４にバツフアメモリ４２
（４２1〜４２n）が設けられている場合の該バツ
フアメモリ４２と個別メモリ１２との間のデータ
転送動作、特にその制御を行なう転送制御チヤネ
ルの動作について説明する。なお、第６図に示さ
れるシステムはIOC４にバツフアメモリ４２が設
けられている点を除けば第３図に示されるものと
全く同様である。
まず、プロセツサ１１は内部バス１３を介して
メモリ１２の先頭アドレスを先頭アドレスレジス
タ１４０５に、またメモリ４２の先頭アドレスを
先頭アドレスレジスタ１４０６にそれぞれセツト
する。そして、転送データの語数を転送語数カウ
ンタ１４１２にセツトしてから、チヤネルの起動
指令を内部バス１３を介して制御回路１４１３に
与える。制御回路１４１３は内部バス１３の使用
権を得ると、セレクター１４０７の信号Ｇ３をＡ
側に選択してアダー１４０９を動作させ、信号Ｇ
４を有効にしてアドレスバツフア１４１０からメ
モリアドレスを内部バス１３上に送出してメモリ
１２の読出し動作を実行する。メモリ１２から読
出された内部バス１３上のデータを信号Ｓ１を有
効にしてデータレジスタ１４０１にセツトする
と、内部バス１３とのインタフエイス動作は一旦
終了し、共通バス３とのインタフエイス動作を実
行する。先ず、共通バス３の使用権を得るとセレ
クター１４０７の信号Ｇ３をＢ側に選択してアダ
ー１４０９を動作させ、信号Ｇ５を有効にしてア
ドレスバツフア１４１１からメモリアドレスを、
同時に信号Ｇ１を有効にしてデータバツフア１４
０２からデータレジスタ１４０１のデータを共通
バス３上に送出してメモリ４２への書込み動作を
実行する。制御回路１４１３は、共通バス３との
インタフエイス動作を終了するとアドレスカウン
タ１４０８を＋１、転送語数カウンタ１４１２を
−１して該転送語数カウンタが零になるまで、以
上の動作を繰り返す。なお、Ｉ／Ｏ５にデータを
出力する場合は、上述の如きデータの転送が終了
した時点でプロセツサから所望のIOC４内の制御
部４１（４１1〜４１n）に指令が発せられるの
で、該制御部４１によつてバツフアメモリ４２の
データがＩ／Ｏ５に出力される。
メモリ１２の先頭アドレスを先頭アドレスレジス
タ１４０５に、またメモリ４２の先頭アドレスを
先頭アドレスレジスタ１４０６にそれぞれセツト
する。そして、転送データの語数を転送語数カウ
ンタ１４１２にセツトしてから、チヤネルの起動
指令を内部バス１３を介して制御回路１４１３に
与える。制御回路１４１３は内部バス１３の使用
権を得ると、セレクター１４０７の信号Ｇ３をＡ
側に選択してアダー１４０９を動作させ、信号Ｇ
４を有効にしてアドレスバツフア１４１０からメ
モリアドレスを内部バス１３上に送出してメモリ
１２の読出し動作を実行する。メモリ１２から読
出された内部バス１３上のデータを信号Ｓ１を有
効にしてデータレジスタ１４０１にセツトする
と、内部バス１３とのインタフエイス動作は一旦
終了し、共通バス３とのインタフエイス動作を実
行する。先ず、共通バス３の使用権を得るとセレ
クター１４０７の信号Ｇ３をＢ側に選択してアダ
ー１４０９を動作させ、信号Ｇ５を有効にしてア
ドレスバツフア１４１１からメモリアドレスを、
同時に信号Ｇ１を有効にしてデータバツフア１４
０２からデータレジスタ１４０１のデータを共通
バス３上に送出してメモリ４２への書込み動作を
実行する。制御回路１４１３は、共通バス３との
インタフエイス動作を終了するとアドレスカウン
タ１４０８を＋１、転送語数カウンタ１４１２を
−１して該転送語数カウンタが零になるまで、以
上の動作を繰り返す。なお、Ｉ／Ｏ５にデータを
出力する場合は、上述の如きデータの転送が終了
した時点でプロセツサから所望のIOC４内の制御
部４１（４１1〜４１n）に指令が発せられるの
で、該制御部４１によつてバツフアメモリ４２の
データがＩ／Ｏ５に出力される。
一方、メモリ４２のデータをメモリ１２に転送
する動作は、先の動作とは逆に共通バス３へのア
クセス動作を行なつてメモリ４２から読出したデ
ータを信号Ｓ２を有効にしてデータレジスタ１４
０３にセツトし、次いで、内部バス１３へのアク
セス動作を行なつてデータレジスタ１４０３のデ
ータを信号Ｇ２を有効にしてデータバツフア１４
０４から内部バス１３上に送出し、これをメモリ
１２に書込む。アドレスカウンタおよび転送語数
カウンタは、内部バス１３へのアクセス動作の終
了後＋１および−１される。このようにブロツク
転送チヤネル１４はプロセツサ１１から起動指令
を受けるとデータの転送が全て終了するまでプロ
セツサ１１を煩わせることなく個別メモリと共通
メモリまたはバツフアメモリとのデータ転送を実
行する。すなわち、第６図に示される如くIOC内
にバツフアメモリ４２（４２1〜４２n）を有する
構成では、第３図の共通メモリを介在させてデー
タ転送を行なう方式と比較してデータの転送時間
を約半分に短縮できる利点がある。
する動作は、先の動作とは逆に共通バス３へのア
クセス動作を行なつてメモリ４２から読出したデ
ータを信号Ｓ２を有効にしてデータレジスタ１４
０３にセツトし、次いで、内部バス１３へのアク
セス動作を行なつてデータレジスタ１４０３のデ
ータを信号Ｇ２を有効にしてデータバツフア１４
０４から内部バス１３上に送出し、これをメモリ
１２に書込む。アドレスカウンタおよび転送語数
カウンタは、内部バス１３へのアクセス動作の終
了後＋１および−１される。このようにブロツク
転送チヤネル１４はプロセツサ１１から起動指令
を受けるとデータの転送が全て終了するまでプロ
セツサ１１を煩わせることなく個別メモリと共通
メモリまたはバツフアメモリとのデータ転送を実
行する。すなわち、第６図に示される如くIOC内
にバツフアメモリ４２（４２1〜４２n）を有する
構成では、第３図の共通メモリを介在させてデー
タ転送を行なう方式と比較してデータの転送時間
を約半分に短縮できる利点がある。
第７図はこの発明の他の実施例を示すブロツク
図である。同図に示されるシステムが第３図のそ
れと異なる点は、データ転送用のブロツク転送チ
ヤネルを複数個（１４11〜１４1k）を設けたこと
であり、その結果、プロセツサ１１が制御すべき
複数のＩ／Ｏ対応にブロツク転送チヤネルを設け
ることによつてプロセツサはチヤネルの使用権の
制御を行なう必要がなくなり、したがつてプログ
ラムが簡単となり処理時間も短くできるという利
点がある。なお、チヤネル数が増すとその分だけ
ハードウエアが複雑となるが、LSI（大規模集積
回路）を使用することによりこの問題を解決する
ことができる。
図である。同図に示されるシステムが第３図のそ
れと異なる点は、データ転送用のブロツク転送チ
ヤネルを複数個（１４11〜１４1k）を設けたこと
であり、その結果、プロセツサ１１が制御すべき
複数のＩ／Ｏ対応にブロツク転送チヤネルを設け
ることによつてプロセツサはチヤネルの使用権の
制御を行なう必要がなくなり、したがつてプログ
ラムが簡単となり処理時間も短くできるという利
点がある。なお、チヤネル数が増すとその分だけ
ハードウエアが複雑となるが、LSI（大規模集積
回路）を使用することによりこの問題を解決する
ことができる。
以上のように、本発明によれば、内部メモリ１
２と外部機器との間のデータ交換は、全てプロセ
ツサ１１の指令のもとに動作するチヤネル１４を
介して実行するように構成したので、IOCのみな
らず他のプロセツサの暴走等の異常によつて内部
メモリ１２の内容が破壊されるという危険性は皆
無となつた。また、チヤネルを設けずにプログラ
ムモードで、例えば1KWのデータ転送を実行す
ると１〜10msの時間が要るが、本発明によれば
この時間で他の処理が可能である。さらに、信頼
性構成という点から考察すると、プログラムモー
ドだとプロセツサの異常がそのまゝ共通バス３に
現れる危険性が高いが、チヤネル方式であれば、
チヤネルの起動には所定の手順が必要であるの
で、プロセツサの異常が共通バス３に現れる危険
性は少ない。また、チヤネルを複数個用意すれば
Ｉ／Ｏ機器対応にチヤネルを占有させることが可
能であるので、プロセツサ１１のプログラムが簡
単で、且つ処理時間を短かく出来るという効果も
ある。すなわち、各プロセツサにデータ転送制御
用のチヤネルを設けるという簡単な構成で、共通
バスの占有率増大によるデータ処理量の低下とい
うことがないのはもちろん、内部メモリ１２が
IOCとか他のプロセツサの暴走等の異常によつて
破壊されるということも全くない、極めて信頼性
の高いマルチプロセツサシステムを構成すること
ができる。
２と外部機器との間のデータ交換は、全てプロセ
ツサ１１の指令のもとに動作するチヤネル１４を
介して実行するように構成したので、IOCのみな
らず他のプロセツサの暴走等の異常によつて内部
メモリ１２の内容が破壊されるという危険性は皆
無となつた。また、チヤネルを設けずにプログラ
ムモードで、例えば1KWのデータ転送を実行す
ると１〜10msの時間が要るが、本発明によれば
この時間で他の処理が可能である。さらに、信頼
性構成という点から考察すると、プログラムモー
ドだとプロセツサの異常がそのまゝ共通バス３に
現れる危険性が高いが、チヤネル方式であれば、
チヤネルの起動には所定の手順が必要であるの
で、プロセツサの異常が共通バス３に現れる危険
性は少ない。また、チヤネルを複数個用意すれば
Ｉ／Ｏ機器対応にチヤネルを占有させることが可
能であるので、プロセツサ１１のプログラムが簡
単で、且つ処理時間を短かく出来るという効果も
ある。すなわち、各プロセツサにデータ転送制御
用のチヤネルを設けるという簡単な構成で、共通
バスの占有率増大によるデータ処理量の低下とい
うことがないのはもちろん、内部メモリ１２が
IOCとか他のプロセツサの暴走等の異常によつて
破壊されるということも全くない、極めて信頼性
の高いマルチプロセツサシステムを構成すること
ができる。
第１図および第２図はマルチプロセツサシステ
ムの従来例を示すブロツク図、第３図は本発明の
実施例を示すブロツク図、第４図はプロセツサの
構成、特に共通バスアダプタの構成を示すブロツ
ク図、第５図はブロツク転送チヤネルの構成を示
すブロツク図、第６図および第７図はこの発明の
他の実施例を示すブロツク図である。 符号説明、１（１1〜１o）……プロセツサモジ
ユール、１１（１１1〜１１o），１１０……プロ
セツサ、２……共通メモリ、３……共通バス、４
（４1〜４n）……入出力制御装置、５（５1〜５n）
……入出力装置、１２（１２1〜１２o）……個別
（内部）メモリ、１３（１３1〜１３o）……内部
バス、１４（１４1〜１４o，１４11〜１４lk……
ブロツク転送チヤネル、１１１……転送制御部、
１１２……アドレス判別器、１１３，１４１０，
１４１１……アドレスバツフア、１１４，１１
５，１４０２，１４０４……データバツフア、１
４０１，１４０３……データレジスタ、１４０
５，１４０６……先頭アドレスレジスタ、１４０
７……セレクター、１４０８……アドレスカウン
タ、１４０９……アダー、１４１２……転送語数
カウンタ、１４１３……制御回路。
ムの従来例を示すブロツク図、第３図は本発明の
実施例を示すブロツク図、第４図はプロセツサの
構成、特に共通バスアダプタの構成を示すブロツ
ク図、第５図はブロツク転送チヤネルの構成を示
すブロツク図、第６図および第７図はこの発明の
他の実施例を示すブロツク図である。 符号説明、１（１1〜１o）……プロセツサモジ
ユール、１１（１１1〜１１o），１１０……プロ
セツサ、２……共通メモリ、３……共通バス、４
（４1〜４n）……入出力制御装置、５（５1〜５n）
……入出力装置、１２（１２1〜１２o）……個別
（内部）メモリ、１３（１３1〜１３o）……内部
バス、１４（１４1〜１４o，１４11〜１４lk……
ブロツク転送チヤネル、１１１……転送制御部、
１１２……アドレス判別器、１１３，１４１０，
１４１１……アドレスバツフア、１１４，１１
５，１４０２，１４０４……データバツフア、１
４０１，１４０３……データレジスタ、１４０
５，１４０６……先頭アドレスレジスタ、１４０
７……セレクター、１４０８……アドレスカウン
タ、１４０９……アダー、１４１２……転送語数
カウンタ、１４１３……制御回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセツサモジユールと、入出力装置
を制御する複数の入出力制御装置とを共通バスに
並設してなるマルチプロセツサシステムであつ
て、前記各プロセツサモジユールは所定のプログ
ラムおよびデータを記憶する個別メモリと、前記
入出力制御装置に対するアクセスを制御する共通
バスアダプタを備え前記プログラムにもとづき所
定の処理を実行するプロセツサと、共通バスに接
続されるとともに該プロセツサからの指令により
動作して少なくとも前記個別メモリと入出力制御
装置との間でデータ転送制御を行なうチヤネルと
を有し、該個別メモリ、プロセツサおよびチヤネ
ルは内部バスを介して互いに並列接続されてなる
ことを特徴とするマルチプロセツサシステム。 ２ 特許請求の範囲第１項に記載のマルチプロセ
ツサシステムにおいて、前記各プロセツサモジユ
ールは複数のチヤネルを有してなることを特徴と
するマルチプロセツサシステム。 ３ 特許請求の範囲第１項または第２項に記載の
マルチプロセツサシステムにおいて、前記入出力
制御装置はバツフアメモリを有してなることを特
徴とするマルチプロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57086577A JPS58203569A (ja) | 1982-05-24 | 1982-05-24 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57086577A JPS58203569A (ja) | 1982-05-24 | 1982-05-24 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203569A JPS58203569A (ja) | 1983-11-28 |
| JPS6337419B2 true JPS6337419B2 (ja) | 1988-07-25 |
Family
ID=13890856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57086577A Granted JPS58203569A (ja) | 1982-05-24 | 1982-05-24 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203569A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589977B2 (ja) * | 1976-05-21 | 1983-02-23 | 三菱電機株式会社 | 複合形処理装置 |
| JPS5344136A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Multiprocessor system |
-
1982
- 1982-05-24 JP JP57086577A patent/JPS58203569A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58203569A (ja) | 1983-11-28 |
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