JPH0249516B2 - - Google Patents
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- JPH0249516B2 JPH0249516B2 JP59197924A JP19792484A JPH0249516B2 JP H0249516 B2 JPH0249516 B2 JP H0249516B2 JP 59197924 A JP59197924 A JP 59197924A JP 19792484 A JP19792484 A JP 19792484A JP H0249516 B2 JPH0249516 B2 JP H0249516B2
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- JP
- Japan
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- transistor
- sense amplifier
- detection means
- transistors
- data detection
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はフリツプフロツプ回路をデータ検出
手段として用いるようにした半導体記憶装置に係
り、特にワードラインにおける駆動信号の遅延時
間を考慮した改良に関する。
手段として用いるようにした半導体記憶装置に係
り、特にワードラインにおける駆動信号の遅延時
間を考慮した改良に関する。
［発明の技術的背景］
半導体記憶装置（以下メモリと称する）に用い
られるセンスアンプとしては、フリツプフロツプ
回路を用いたものが感度のよいものとされてい
る。
られるセンスアンプとしては、フリツプフロツプ
回路を用いたものが感度のよいものとされてい
る。
このため、このような形式のセンスアンプはオ
ープンビツトライン方式やフオールデイツドライ
ン方式のダイナミツク型RAMや、EPROM（デー
タ消去可能なプログラマブル リードオンリー
メモリ）、EEPROM（電気的にデータ消去可能な
プログラマブル リードオンリー メモリ）等の
メモリによく使用されている。
ープンビツトライン方式やフオールデイツドライ
ン方式のダイナミツク型RAMや、EPROM（デー
タ消去可能なプログラマブル リードオンリー
メモリ）、EEPROM（電気的にデータ消去可能な
プログラマブル リードオンリー メモリ）等の
メモリによく使用されている。
第９図は従来のメモリに使用されている上記オ
ープンビツトライン方式のラツチ型センスアンプ
を示す回路図である。図において、Ｐチヤネル
MOSトランジスタおよびＮチヤネルMOSトラン
ジスタからなるフリツプフロツプ１１の左側に配
置された一方のビツトライン１２にはメモリセル
１３が接続されており、右側に配置された他方の
ビツトライン１４にはダミーセル１５が接続され
ている。ここで上記メモリセル１３はそれぞれト
ランジスタのコンダクタンスの違いに基づいてデ
ータを記憶するEPROM型のものであり、ダミー
セル１５のコンダクタンスは“１”レベル、“０”
レベルを記憶しているメモリセル１３のコンダク
タンスのほぼ中間の値にされている。
ープンビツトライン方式のラツチ型センスアンプ
を示す回路図である。図において、Ｐチヤネル
MOSトランジスタおよびＮチヤネルMOSトラン
ジスタからなるフリツプフロツプ１１の左側に配
置された一方のビツトライン１２にはメモリセル
１３が接続されており、右側に配置された他方の
ビツトライン１４にはダミーセル１５が接続され
ている。ここで上記メモリセル１３はそれぞれト
ランジスタのコンダクタンスの違いに基づいてデ
ータを記憶するEPROM型のものであり、ダミー
セル１５のコンダクタンスは“１”レベル、“０”
レベルを記憶しているメモリセル１３のコンダク
タンスのほぼ中間の値にされている。
このフリツプフロツプ１１では、プリチヤージ
期間にプリチヤージ用トランジスタ１８，１９お
よびエコライズ用トランジスタ２０が共にオン状
態にされて、第１０図の特性図に示すように一対
のビツトライン１２，１４の電位２１，２２が同
一電位に設定される。このとき、フリツプフロツ
プ１１と電源VDDおよびVSSそれぞれとの間に挿
入されているトランジスタ１６，１７はそれぞれ
のゲート入力信号によりオフ状態にされている。
従つて、このとき、フリツプフロツプ１１は非ア
クテイブ状態にされている。フリツプフロツプ１
１が非アクテイブ状態のままプリチヤージおよび
エコライズが停止されると、メモリセル１３とダ
ミーセル１５のコンダクタンスの差により、ビツ
トライン１２，１４の電位相互間には図示の電位
差ΔVが生じる。そしてこの電位差ΔVが十分大
きな値になつた時点で上記トランジスタ１６およ
び１７がオン状態にされて、フリツプフロツプ１
１がアクテイブ状態にされる。アクテイブ状態に
されると、ビツトライン１２，１４相互間の電位
差がフリツプフロツプ１１で増幅され、低レベル
側のビツトライン１４の電位２２はより低レベル
に、高レベル側のビツトライン１２の電位２１は
より高レベルになるように、それぞれ急速にレベ
ル設定がなされる。
期間にプリチヤージ用トランジスタ１８，１９お
よびエコライズ用トランジスタ２０が共にオン状
態にされて、第１０図の特性図に示すように一対
のビツトライン１２，１４の電位２１，２２が同
一電位に設定される。このとき、フリツプフロツ
プ１１と電源VDDおよびVSSそれぞれとの間に挿
入されているトランジスタ１６，１７はそれぞれ
のゲート入力信号によりオフ状態にされている。
従つて、このとき、フリツプフロツプ１１は非ア
クテイブ状態にされている。フリツプフロツプ１
１が非アクテイブ状態のままプリチヤージおよび
エコライズが停止されると、メモリセル１３とダ
ミーセル１５のコンダクタンスの差により、ビツ
トライン１２，１４の電位相互間には図示の電位
差ΔVが生じる。そしてこの電位差ΔVが十分大
きな値になつた時点で上記トランジスタ１６およ
び１７がオン状態にされて、フリツプフロツプ１
１がアクテイブ状態にされる。アクテイブ状態に
されると、ビツトライン１２，１４相互間の電位
差がフリツプフロツプ１１で増幅され、低レベル
側のビツトライン１４の電位２２はより低レベル
に、高レベル側のビツトライン１２の電位２１は
より高レベルになるように、それぞれ急速にレベ
ル設定がなされる。
ところで、通常のメモリでは第１１図に示すよ
うに上記のようなビツトライン対が複数設けら
れ、それぞれのビツトライン対に対応して前記フ
リツプフロツプ１１およびこのフリツプフロツプ
１１のアクテイブ状態を制御するトランジスタ１
６，１７からなるセンスアンプ３０がそれぞれ設
けられる。そして各ビツトライン１２，１４に接
続されているメモリセル１３およびダミーセル１
５のゲートには、ワードライン デコーダ／ドラ
イバー３１から出力されるデコード信号が各ワー
ドライン３２を介して供給されている。
うに上記のようなビツトライン対が複数設けら
れ、それぞれのビツトライン対に対応して前記フ
リツプフロツプ１１およびこのフリツプフロツプ
１１のアクテイブ状態を制御するトランジスタ１
６，１７からなるセンスアンプ３０がそれぞれ設
けられる。そして各ビツトライン１２，１４に接
続されているメモリセル１３およびダミーセル１
５のゲートには、ワードライン デコーダ／ドラ
イバー３１から出力されるデコード信号が各ワー
ドライン３２を介して供給されている。
［背景技術の問題点］
ところで、上記各ワードライン３２は、ビツト
ライン１２，１４に対して直交するように設けら
れるので、実際にこのメモリを集積回路化する際
に、各ワードライン３２はビツトライン１２，１
４とは異なる配線材料を用いて構成する必要があ
る。例えば、一般にビツトライン１２，１４はア
ルミニユウムなどの金属材料により構成し、ワー
ドライン３２は多結晶シリコン層によつて構成し
ている。この多結晶シリコン層によつて構成され
たワードライン３２は、アルミニユームなどの金
属に比較して抵抗率が高く、基板との間に生じる
寄生容量も大きなものとなる。しかもその配線長
は比較的長くなるので、このワードライン３２の
各所に存在している図示の寄生抵抗Ｒおよび寄生
容量Ｃの値はそれぞれ大きなものとなる。この結
果、ワードライン３２を介して伝達される駆動信
号は順次遅延され、いわゆるワードライン遅延が
生じる。この遅延時間は256KビツトのEEPROM
の場合には40nSないし50nSにも達する。従つて、
このワードライン遅延のため、前記プリチヤージ
期間におけるビツトライン電位の時間的変化の割
合いはワードライン デコーダ／ドライバー３１
に近いところと遠いところでは異なつてしまう。
例えば、ワードライン デコーダ／ドライバー３
１に近いところのビツトライン１２，１４におけ
る電位変化は、第１２図の特性図中の４１および
４２に示すように比較的速い時期に低下し、この
反応に遠いところのビツトライン１２，１４にお
ける電位変化は４３および４４に示すように比較
的遅い時期に低下する。このように電位変化の時
期が異なるために、従来ではセンスアンプ３０を
アクテイブ状態にするタイミングが問題になる。
例えば第１２図のｔ１のタイミングですべてのセ
ンスアンプ３０をアクテイブ状態にしたとする。
このとき、ワードライン デコーダ／ドライバー
３１に遠いところのビツトライン１２，１４にお
ける電位差がまだ十分に生じていないときにデー
タ検出を行なうことになるので、このビツトライ
ンに対応したセンスアンプ３０でのデータ検出は
不可能である。他方、第１２図のｔ２のタイミン
グですべてのセンスアンプ３０をアクテイブ状態
にしたとすると、今度はワードライン デコー
ダ／ドライバー３１に近いところのビツトライン
１２，１４における両電位４１，４２が共に低下
して一定の電位に落ちてしまい、この場合にもデ
ータの検出は不可能である。
ライン１２，１４に対して直交するように設けら
れるので、実際にこのメモリを集積回路化する際
に、各ワードライン３２はビツトライン１２，１
４とは異なる配線材料を用いて構成する必要があ
る。例えば、一般にビツトライン１２，１４はア
ルミニユウムなどの金属材料により構成し、ワー
ドライン３２は多結晶シリコン層によつて構成し
ている。この多結晶シリコン層によつて構成され
たワードライン３２は、アルミニユームなどの金
属に比較して抵抗率が高く、基板との間に生じる
寄生容量も大きなものとなる。しかもその配線長
は比較的長くなるので、このワードライン３２の
各所に存在している図示の寄生抵抗Ｒおよび寄生
容量Ｃの値はそれぞれ大きなものとなる。この結
果、ワードライン３２を介して伝達される駆動信
号は順次遅延され、いわゆるワードライン遅延が
生じる。この遅延時間は256KビツトのEEPROM
の場合には40nSないし50nSにも達する。従つて、
このワードライン遅延のため、前記プリチヤージ
期間におけるビツトライン電位の時間的変化の割
合いはワードライン デコーダ／ドライバー３１
に近いところと遠いところでは異なつてしまう。
例えば、ワードライン デコーダ／ドライバー３
１に近いところのビツトライン１２，１４におけ
る電位変化は、第１２図の特性図中の４１および
４２に示すように比較的速い時期に低下し、この
反応に遠いところのビツトライン１２，１４にお
ける電位変化は４３および４４に示すように比較
的遅い時期に低下する。このように電位変化の時
期が異なるために、従来ではセンスアンプ３０を
アクテイブ状態にするタイミングが問題になる。
例えば第１２図のｔ１のタイミングですべてのセ
ンスアンプ３０をアクテイブ状態にしたとする。
このとき、ワードライン デコーダ／ドライバー
３１に遠いところのビツトライン１２，１４にお
ける電位差がまだ十分に生じていないときにデー
タ検出を行なうことになるので、このビツトライ
ンに対応したセンスアンプ３０でのデータ検出は
不可能である。他方、第１２図のｔ２のタイミン
グですべてのセンスアンプ３０をアクテイブ状態
にしたとすると、今度はワードライン デコー
ダ／ドライバー３１に近いところのビツトライン
１２，１４における両電位４１，４２が共に低下
して一定の電位に落ちてしまい、この場合にもデ
ータの検出は不可能である。
さらに、従来ではすべてのセンスアンプ３０を
同時にアクテイブ状態にするため、VDDとVSSと
の間に大きなピーク電流が流れ、このピーク電流
によりノイズが発生して他の回路の電源ラインや
信号ラインが浮上り、誤動作の恐れが生じるとい
う不都合もある。
同時にアクテイブ状態にするため、VDDとVSSと
の間に大きなピーク電流が流れ、このピーク電流
によりノイズが発生して他の回路の電源ラインや
信号ラインが浮上り、誤動作の恐れが生じるとい
う不都合もある。
［発明の目的］
この発明は上記のような事情を考慮してなされ
たものであり、その目的はワードライン遅延が生
じていても複数の各センスアンプで安定にデータ
の検出を行なうことができ、かつデータ検出時に
おいて電源間に生じるピーク電流の値を少なく
し、これによつて誤動作を防止することができる
半導体記憶装置を提供することにある。
たものであり、その目的はワードライン遅延が生
じていても複数の各センスアンプで安定にデータ
の検出を行なうことができ、かつデータ検出時に
おいて電源間に生じるピーク電流の値を少なく
し、これによつて誤動作を防止することができる
半導体記憶装置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあつては、
複数の各データ検出手段と電源との間に第１およ
び第２のトランジスタを直列に挿入し、上記第１
のトランジスタのゲートには上記各データ検出手
段のアクテイブ状態を制御する制御信号をそのま
ま供給し、上記第２のトランジスタのゲートには
上記制御信号をワードライン遅延に対応した遅延
時間を持つて供給することによつて、各データ検
出手段をアクテイブ状態にするタイミングが、対
応するビツトラインにおける電位変化の最適タイ
ミングとなるようにしている。
複数の各データ検出手段と電源との間に第１およ
び第２のトランジスタを直列に挿入し、上記第１
のトランジスタのゲートには上記各データ検出手
段のアクテイブ状態を制御する制御信号をそのま
ま供給し、上記第２のトランジスタのゲートには
上記制御信号をワードライン遅延に対応した遅延
時間を持つて供給することによつて、各データ検
出手段をアクテイブ状態にするタイミングが、対
応するビツトラインにおける電位変化の最適タイ
ミングとなるようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第１図はこの発明に係る半導体記憶装置（メモ
リ）の構成を示す回路図である。この実施例のメ
モリでは従来と同様に複数対のビツトライン１
２，１４が設けられている。これら複数対の各ビ
ツトライン１２，１４は複数のラツチ型センスア
ンプ５０に接続されている。上記複数対の各ビツ
トライン１２，１４のそれぞれには複数のメモリ
セル１３と１個のダミーセル１５が接続されてい
る。上記各一方のビツトライン１２に接続されて
いるメモリセル１３のうち対応する位置に配置さ
れているもののゲートは、複数のワードライン３
２Ａのうち対応するものに並列に接続されてい
る。また上記一方の各ビツトライン１２に接続さ
れているダミーセル１５も一つのワードライン３
２Ａに並列に接続されている。同様に上記他方の
各ビツトライン１４に接続されているメモリセル
１３のうち対応する位置に配置されているものの
ゲートは複数のワードライン３２Ｂのうち対応す
るものに並列に接続されている。また上記他方の
各ビツトライン１４に接続されているダミーセル
１５も一つのワードライン３２Ｂに並列に接続さ
れている。上記複数のワードライン３２Ａには、
ワードライン デコーダ／ドライバー３１Ａから
出力されるデコード信号がそれぞれ供給され、複
数のワードライン３２Ｂには、ワードライン デ
コーダ／ドライバー３１Ｂから出力されるデコー
ド信号がそれぞれ供給されている。
リ）の構成を示す回路図である。この実施例のメ
モリでは従来と同様に複数対のビツトライン１
２，１４が設けられている。これら複数対の各ビ
ツトライン１２，１４は複数のラツチ型センスア
ンプ５０に接続されている。上記複数対の各ビツ
トライン１２，１４のそれぞれには複数のメモリ
セル１３と１個のダミーセル１５が接続されてい
る。上記各一方のビツトライン１２に接続されて
いるメモリセル１３のうち対応する位置に配置さ
れているもののゲートは、複数のワードライン３
２Ａのうち対応するものに並列に接続されてい
る。また上記一方の各ビツトライン１２に接続さ
れているダミーセル１５も一つのワードライン３
２Ａに並列に接続されている。同様に上記他方の
各ビツトライン１４に接続されているメモリセル
１３のうち対応する位置に配置されているものの
ゲートは複数のワードライン３２Ｂのうち対応す
るものに並列に接続されている。また上記他方の
各ビツトライン１４に接続されているダミーセル
１５も一つのワードライン３２Ｂに並列に接続さ
れている。上記複数のワードライン３２Ａには、
ワードライン デコーダ／ドライバー３１Ａから
出力されるデコード信号がそれぞれ供給され、複
数のワードライン３２Ｂには、ワードライン デ
コーダ／ドライバー３１Ｂから出力されるデコー
ド信号がそれぞれ供給されている。
ここで上記各ビツトライン１２，１４はアルミ
ニユームなどの金属材料で構成されており、上記
複数のワードライン３２Ａ，３２Ｂはそれぞれシ
リコン層によつて構成されている。従つて、第１
図において上記複数のワードライン３２Ａ，３２
Ｂそれぞれには前記したように比較的大きな値の
寄生抵抗Ｒ１および寄生容量Ｃ１が生じている。
また、各トランジスタ５８，６１のデイメンジヨ
ンは各メモリセル１３と同じとなるよう設定され
ている。
ニユームなどの金属材料で構成されており、上記
複数のワードライン３２Ａ，３２Ｂはそれぞれシ
リコン層によつて構成されている。従つて、第１
図において上記複数のワードライン３２Ａ，３２
Ｂそれぞれには前記したように比較的大きな値の
寄生抵抗Ｒ１および寄生容量Ｃ１が生じている。
また、各トランジスタ５８，６１のデイメンジヨ
ンは各メモリセル１３と同じとなるよう設定され
ている。
上記複数の各センスアンプ５０はそれぞれ、Ｐ
チヤネルMOSトランジス５１，５２それぞれお
よびＮチヤネルMOSトランジスタ５３，５４そ
れぞれからなるCMOSインバータ５５，５６の
入出力端子間を交差接続してなるフリツプフロツ
プ５７、このフリツプフロツプ５７と電源VDDと
の間に直列に挿入されている２個のＰチヤネル
MOSトランジスタ５８，５９、フリツプフロツ
プ５７と電源VSSとの間に直列に挿入されている
２個のＮチヤネルMOSトランジスタ６０，６１
で構成されている。上記一方のCMOSインバー
タ５６の入力端子は前記一方のビツトライン１２
に接続されており、他方のCMOSインバータ５
５の入力端子は前記他方のビツトライン１４に接
続されている。また、上記ＰチヤネルMOSトラ
ンジスタ５８，５９，６０，６１のゲートは、セ
ンスアンプ制御ライン６２，６３，６４，６５に
それぞれ接続されている。
チヤネルMOSトランジス５１，５２それぞれお
よびＮチヤネルMOSトランジスタ５３，５４そ
れぞれからなるCMOSインバータ５５，５６の
入出力端子間を交差接続してなるフリツプフロツ
プ５７、このフリツプフロツプ５７と電源VDDと
の間に直列に挿入されている２個のＰチヤネル
MOSトランジスタ５８，５９、フリツプフロツ
プ５７と電源VSSとの間に直列に挿入されている
２個のＮチヤネルMOSトランジスタ６０，６１
で構成されている。上記一方のCMOSインバー
タ５６の入力端子は前記一方のビツトライン１２
に接続されており、他方のCMOSインバータ５
５の入力端子は前記他方のビツトライン１４に接
続されている。また、上記ＰチヤネルMOSトラ
ンジスタ５８，５９，６０，６１のゲートは、セ
ンスアンプ制御ライン６２，６３，６４，６５に
それぞれ接続されている。
７０はアドレスの変化を検出して前記複数の各
センスアンプ５０をアクテイブ状態に設定するた
めの制御信号を出力するセンスアンプドライバー
である。そしてこのセンスアンプドライバー７０
からの出力信号はインバータ７１を介して上記セ
ンスアンプ制御ライン６２，６３に並列に供給さ
れているとともに、上記センスアンプ制御ライン
６４，６５に並列に供給されている。
センスアンプ５０をアクテイブ状態に設定するた
めの制御信号を出力するセンスアンプドライバー
である。そしてこのセンスアンプドライバー７０
からの出力信号はインバータ７１を介して上記セ
ンスアンプ制御ライン６２，６３に並列に供給さ
れているとともに、上記センスアンプ制御ライン
６４，６５に並列に供給されている。
上記センスアンプ制御ライン６２，６５は前記
ワードライン３２Ａ，３２Ｂと同様に多結晶シリ
コン層で構成されており、しかも線幅などの条件
もすべてワードライン３２Ａ，３２Ｂと同様に設
定されている。また上記センスアンプ制御ライン
６３，６４は前記ビツトライン１２，１４と同様
にアルミニユームなどの金属材料によつて構成さ
れている。従つて、上記センスアンプ制御ライン
６２，６５には、前記ワードライン３２Ａ，３２
Ｂと同様の値の寄生抵抗Ｒ２および寄生容量Ｃ２
が生じている。なお、図において一つのセンスア
ンプ５０のみに前記プリチヤージ用トランジスタ
１８，１９およびエコライズ用トランジスタ２０
が接続されている状態が示されているが、これは
他のセンスアンプ５０についても同様に接続され
ていることはもちろんである。
ワードライン３２Ａ，３２Ｂと同様に多結晶シリ
コン層で構成されており、しかも線幅などの条件
もすべてワードライン３２Ａ，３２Ｂと同様に設
定されている。また上記センスアンプ制御ライン
６３，６４は前記ビツトライン１２，１４と同様
にアルミニユームなどの金属材料によつて構成さ
れている。従つて、上記センスアンプ制御ライン
６２，６５には、前記ワードライン３２Ａ，３２
Ｂと同様の値の寄生抵抗Ｒ２および寄生容量Ｃ２
が生じている。なお、図において一つのセンスア
ンプ５０のみに前記プリチヤージ用トランジスタ
１８，１９およびエコライズ用トランジスタ２０
が接続されている状態が示されているが、これは
他のセンスアンプ５０についても同様に接続され
ていることはもちろんである。
次に上記のような構成のメモリの動作を第２図
のタイミングチヤートを用いて説明する。まず図
示しない手段によつてアドレスAddの変化が検出
されると、上記トランジスタ１８，１９，２０が
所定期間だけオン状態にされる。この結果、複数
対の各ビツトライン１２，１４は共に電源電位
VDDまで充電されて同電位に設定される。他方、
上記アドレスAddの変化により、これに同期して
センスアンプドライバー７０は所定パルス幅の信
号Ｐ１を出力する。この信号Ｐ１はそのままのレ
ベルでセンスアンプ制御ライン６４に供給される
とともに、インバータ７１によりレベル反転され
てセンスアンプ制御ライン６３に供給される。と
ころで、上記両センスアンプ制御ライン６４，６
３は共にアルミニユームなどの金属材料で構成さ
れており、ほとんど信号の遅延が生じないので、
両センスアンプ制御ライン６４，６３の信号は最
少の遅延時間で各センスアンプ５０内のトランジ
スタ６０，５９に供給される。そしてこれらのト
ランジスタ６０，５９は上記信号Ｐ１の立ち上が
りに同期してそれぞれオフ状態にされる。上記両
トランジスタ６０，５９がオフ状態にされること
により、各フリツプフロツプ５７には電流が流さ
れないので各センスアンプ５０は第２図に示すよ
うにすべて非アクテイブ状態にされる。
のタイミングチヤートを用いて説明する。まず図
示しない手段によつてアドレスAddの変化が検出
されると、上記トランジスタ１８，１９，２０が
所定期間だけオン状態にされる。この結果、複数
対の各ビツトライン１２，１４は共に電源電位
VDDまで充電されて同電位に設定される。他方、
上記アドレスAddの変化により、これに同期して
センスアンプドライバー７０は所定パルス幅の信
号Ｐ１を出力する。この信号Ｐ１はそのままのレ
ベルでセンスアンプ制御ライン６４に供給される
とともに、インバータ７１によりレベル反転され
てセンスアンプ制御ライン６３に供給される。と
ころで、上記両センスアンプ制御ライン６４，６
３は共にアルミニユームなどの金属材料で構成さ
れており、ほとんど信号の遅延が生じないので、
両センスアンプ制御ライン６４，６３の信号は最
少の遅延時間で各センスアンプ５０内のトランジ
スタ６０，５９に供給される。そしてこれらのト
ランジスタ６０，５９は上記信号Ｐ１の立ち上が
りに同期してそれぞれオフ状態にされる。上記両
トランジスタ６０，５９がオフ状態にされること
により、各フリツプフロツプ５７には電流が流さ
れないので各センスアンプ５０は第２図に示すよ
うにすべて非アクテイブ状態にされる。
また上記信号Ｐ１はそのままのレベルでセンス
アンプ制御ライン６５に供給されるとともに、イ
ンバータ７１によりレベル反転されてセンスアン
プ制御ライン６２に供給されている。ところが、
この両センスアンプ制御ライン６５，６２は共に
多結晶シリコン層で構成されているので、センス
アンプ制御ライン６５上の信号Ｐ２には信号Ｐ１
に対して遅延時間が生じる。またセンスアンプ制
御ライン６２上の信号にもセンスアンプ制御ライ
ン６３の信号に対して同様の遅延時間が生じる。
センスアンプ５０内のトランジスタ６１，５８は
上記信号Ｐ２の立ち下がりに同期してそれぞれオ
フ状態にされ、信号Ｐ２の立ち上がりに同期して
それぞれオン状態にされので、各センスアンプ５
０内のフリツプフロツプ５７が動作するのは信号
Ｐ２が立上がる時点となる。従つて、各センスア
ンプ５０は第２図に示すように、信号Ｐ１の立ち
下がりから信号Ｐ２の立ち上がりまでの期間では
非アクテイブ状態、すなわちフローテイング状態
にされ、信号Ｐ２が立ち上がつて始めてアクテイ
ブ状態にされる。
アンプ制御ライン６５に供給されるとともに、イ
ンバータ７１によりレベル反転されてセンスアン
プ制御ライン６２に供給されている。ところが、
この両センスアンプ制御ライン６５，６２は共に
多結晶シリコン層で構成されているので、センス
アンプ制御ライン６５上の信号Ｐ２には信号Ｐ１
に対して遅延時間が生じる。またセンスアンプ制
御ライン６２上の信号にもセンスアンプ制御ライ
ン６３の信号に対して同様の遅延時間が生じる。
センスアンプ５０内のトランジスタ６１，５８は
上記信号Ｐ２の立ち下がりに同期してそれぞれオ
フ状態にされ、信号Ｐ２の立ち上がりに同期して
それぞれオン状態にされので、各センスアンプ５
０内のフリツプフロツプ５７が動作するのは信号
Ｐ２が立上がる時点となる。従つて、各センスア
ンプ５０は第２図に示すように、信号Ｐ１の立ち
下がりから信号Ｐ２の立ち上がりまでの期間では
非アクテイブ状態、すなわちフローテイング状態
にされ、信号Ｐ２が立ち上がつて始めてアクテイ
ブ状態にされる。
いま、センスアンプドライバー７０に近い位置
にあるセンスアンプ５０内のトランジスタ５８，
６１のゲートに入力される信号とこれよりも一つ
だけセンスアンプドライバー７０から遠い位置に
あるセンスアンプ５０内のトランジスタ５８，６
１のゲートに入力される信号との間で生じている
上記遅延時間がΔtの場合、センスアンプドライ
バー７０から遠くなるにつれてセンスアンプ５０
がアクテイブ状態にされるタイミングはΔtだけ
順次遅れていく。ところで、上記センスアンプ制
御ライン６２，６５はワードライン３２Ａ，３２
Ｂと同様に多結晶シリコン層で構成され、しかも
線幅などの条件もすべてワードライン３２Ａ，３
２Ｂと同様に設定されているので、上記各遅延時
間はワードライン３２Ａ，３２Ｂについても同様
の値となる。すなわち、ワードライン３２Ａ，３
２Ｂの駆動信号もワードラインデコーダ／ドライ
バー３１Ａ，３１Ｂから遠ざかるにつれてΔtだ
け順次遅れていくことになる。従つて、ワードラ
イン遅延が生じていても、すべてのビツトライン
１２，１４相互間の電位差が各センスアンプ５０
でこれを安定に検出するのに必要十分なだけ生じ
た時点で、すなわち各センスアンプ５０の感度が
最もよい時点でデータの検出を行なわせることが
できる。第３図はその様子を示す特性図である。
すなわち、ある位置でのビツトライン相互間に所
定の電位差ΔVが生じ、このタイミングの時刻ta
にそのビツトラインが接続されているセンスアン
プ５０がアクテイブ状態にされる。そして上記時
刻taの後からΔtの時間が経過したtbの時刻にな
ると、他の位置でのビツトライン相互間にも所定
の電位差ΔVが生じる。この遅延時間Δtはセンス
アンプ制御ライン６２，６５上の信号にも同様に
生じているので、この位置でのビツトラインが接
続されているセンスアンプ５０も最適なタイミン
グでアクテイブ状態にされる。従つて、同様にす
べてのセンスアンプ５０がアクテイブ状態される
のは、それぞれその位置でのビツトライン相互間
に所定の電位差ΔVが生じている時となり、従つ
て各センスアンプ５０で安定にデータの検出が行
なわれる。
にあるセンスアンプ５０内のトランジスタ５８，
６１のゲートに入力される信号とこれよりも一つ
だけセンスアンプドライバー７０から遠い位置に
あるセンスアンプ５０内のトランジスタ５８，６
１のゲートに入力される信号との間で生じている
上記遅延時間がΔtの場合、センスアンプドライ
バー７０から遠くなるにつれてセンスアンプ５０
がアクテイブ状態にされるタイミングはΔtだけ
順次遅れていく。ところで、上記センスアンプ制
御ライン６２，６５はワードライン３２Ａ，３２
Ｂと同様に多結晶シリコン層で構成され、しかも
線幅などの条件もすべてワードライン３２Ａ，３
２Ｂと同様に設定されているので、上記各遅延時
間はワードライン３２Ａ，３２Ｂについても同様
の値となる。すなわち、ワードライン３２Ａ，３
２Ｂの駆動信号もワードラインデコーダ／ドライ
バー３１Ａ，３１Ｂから遠ざかるにつれてΔtだ
け順次遅れていくことになる。従つて、ワードラ
イン遅延が生じていても、すべてのビツトライン
１２，１４相互間の電位差が各センスアンプ５０
でこれを安定に検出するのに必要十分なだけ生じ
た時点で、すなわち各センスアンプ５０の感度が
最もよい時点でデータの検出を行なわせることが
できる。第３図はその様子を示す特性図である。
すなわち、ある位置でのビツトライン相互間に所
定の電位差ΔVが生じ、このタイミングの時刻ta
にそのビツトラインが接続されているセンスアン
プ５０がアクテイブ状態にされる。そして上記時
刻taの後からΔtの時間が経過したtbの時刻にな
ると、他の位置でのビツトライン相互間にも所定
の電位差ΔVが生じる。この遅延時間Δtはセンス
アンプ制御ライン６２，６５上の信号にも同様に
生じているので、この位置でのビツトラインが接
続されているセンスアンプ５０も最適なタイミン
グでアクテイブ状態にされる。従つて、同様にす
べてのセンスアンプ５０がアクテイブ状態される
のは、それぞれその位置でのビツトライン相互間
に所定の電位差ΔVが生じている時となり、従つ
て各センスアンプ５０で安定にデータの検出が行
なわれる。
しかもこのメモリでは、上記のようにデータの
検出感度を向上させる以外に次のような副次的な
効果もある。すなわち、従来のメモリではすべて
のセンスアンプが同時にアクテイブ状態にされて
いるので、前記したようにVDDとVSSとの間には
第４図の特性図中の曲線８１に示すように大きな
ピーク電流が流れ、このピーク電流によりノイズ
が発生して他の回路の電源ラインや信号ラインが
浮上り、誤動作の恐れが生じるという不都合があ
る。そしてこのときのピーク電流の値は100ｍＡ
を越える場合がある。ところが、この実施例のメ
モリではセンスアンプを順次アクテイブ状態にし
ているので、第４図の曲線８２に示すようにピー
ク電流が広い範囲に分布し、その値は20ｍＡ程度
にまで低下させることができた。このため、従来
のようにノイズが発生して他の回路の電源ライン
や信号ラインが浮上り、誤動作の恐れが生じると
いう不都合は防止される。
検出感度を向上させる以外に次のような副次的な
効果もある。すなわち、従来のメモリではすべて
のセンスアンプが同時にアクテイブ状態にされて
いるので、前記したようにVDDとVSSとの間には
第４図の特性図中の曲線８１に示すように大きな
ピーク電流が流れ、このピーク電流によりノイズ
が発生して他の回路の電源ラインや信号ラインが
浮上り、誤動作の恐れが生じるという不都合があ
る。そしてこのときのピーク電流の値は100ｍＡ
を越える場合がある。ところが、この実施例のメ
モリではセンスアンプを順次アクテイブ状態にし
ているので、第４図の曲線８２に示すようにピー
ク電流が広い範囲に分布し、その値は20ｍＡ程度
にまで低下させることができた。このため、従来
のようにノイズが発生して他の回路の電源ライン
や信号ラインが浮上り、誤動作の恐れが生じると
いう不都合は防止される。
ところで、上記実施例によるメモリではセンス
アンプ５０として従来よりもトランジスタを２個
余計に追加する必要があり、従来よりも素子数が
増加することになる。
アンプ５０として従来よりもトランジスタを２個
余計に追加する必要があり、従来よりも素子数が
増加することになる。
第５図は従来のセンスアンプ内のトランジスタ
１６の部分を実際に集積化する際のパターン平面
図であり、第６図は同じくこの実施例のセンスア
ンプ内のトランジスタ５８，５９の部分を実際に
集積化する際のパターン平面図である。第５図に
おいて、９１，９２はトランジスタのソース、ド
レインとなるＰ型領域、９３はゲート酸化膜領
域、９４はゲート電極であり、第６図において、
１０１，１０２，１０３はトランジスタのソー
ス、ドレインとなるＰ型領域、１０４，１０５は
ゲート酸化膜領域、１０６，１０７はゲート電極
である。ここで両パターンの占有面積を比較する
と１個のトランジスタを２個にしても増加する面
積はわずかである。従つて従来よりも素子数が増
加しても全体での面積増加はわずかとなる。
１６の部分を実際に集積化する際のパターン平面
図であり、第６図は同じくこの実施例のセンスア
ンプ内のトランジスタ５８，５９の部分を実際に
集積化する際のパターン平面図である。第５図に
おいて、９１，９２はトランジスタのソース、ド
レインとなるＰ型領域、９３はゲート酸化膜領
域、９４はゲート電極であり、第６図において、
１０１，１０２，１０３はトランジスタのソー
ス、ドレインとなるＰ型領域、１０４，１０５は
ゲート酸化膜領域、１０６，１０７はゲート電極
である。ここで両パターンの占有面積を比較する
と１個のトランジスタを２個にしても増加する面
積はわずかである。従つて従来よりも素子数が増
加しても全体での面積増加はわずかとなる。
第７図はこの発明の変形例の構成を示す回路図
である。上記実施例では各センスアンプ５０にお
いて、フリツプフロツプ５７に対してアクテイブ
状態を制御するためのトランジスタ５８，５９，
６０，６１をそれぞれ独立に設けていた。ところ
がこの変形例のメモリでは、各フリツプフロツプ
５７に対し、前記センスアンプ制御ライン６２，
６５の信号がゲートに供給されているＰチヤネル
のトランジスタ５８およびＮチヤネルのトランジ
スタ６１を各フリツプフロツプ５７側に配置し、
前記センスアンプ制御ライン６３，６４の信号が
ゲートに供給されているＰチヤネルのトランジス
タ５９およびＮチヤネルのトランジスタ６０は電
源VDDもしくはVSS側に配置し、しかもこの両ト
ランジスタ５９，６０は複数のフリツプフロツプ
５７に対して共有されるようにしたものである。
である。上記実施例では各センスアンプ５０にお
いて、フリツプフロツプ５７に対してアクテイブ
状態を制御するためのトランジスタ５８，５９，
６０，６１をそれぞれ独立に設けていた。ところ
がこの変形例のメモリでは、各フリツプフロツプ
５７に対し、前記センスアンプ制御ライン６２，
６５の信号がゲートに供給されているＰチヤネル
のトランジスタ５８およびＮチヤネルのトランジ
スタ６１を各フリツプフロツプ５７側に配置し、
前記センスアンプ制御ライン６３，６４の信号が
ゲートに供給されているＰチヤネルのトランジス
タ５９およびＮチヤネルのトランジスタ６０は電
源VDDもしくはVSS側に配置し、しかもこの両ト
ランジスタ５９，６０は複数のフリツプフロツプ
５７に対して共有されるようにしたものである。
第８図はこの発明の他の変形例の構成を示す回
路図である。上記実施例では各センスアンプ５０
において、フリツプフロツプ５７に対してアクテ
イブ状態を制御するためのトランジスタとしてＰ
チヤネル側には５８，５９を、Ｎチヤネル側には
６０，６１をそれぞれ設けていた。ところがこの
変形例のメモリでは、各フリツプフロツプ５７の
アクテイブ状態を制御するためのトランジスタと
してＰチヤネル側のトランジスタ５８，５９を省
略し、Ｎチヤネル側のみにトランジスタ６０，６
１をそれぞれ設けるようにしたものである。
路図である。上記実施例では各センスアンプ５０
において、フリツプフロツプ５７に対してアクテ
イブ状態を制御するためのトランジスタとしてＰ
チヤネル側には５８，５９を、Ｎチヤネル側には
６０，６１をそれぞれ設けていた。ところがこの
変形例のメモリでは、各フリツプフロツプ５７の
アクテイブ状態を制御するためのトランジスタと
してＰチヤネル側のトランジスタ５８，５９を省
略し、Ｎチヤネル側のみにトランジスタ６０，６
１をそれぞれ設けるようにしたものである。
なお、この発明は上記した各実施例に限定され
るものではなく種々の変形が可能であることはい
うまでもない。例えば、上記各実施例では一対の
ビツトラインに対して１個のセンスアンプを設け
る場合について説明したが、これはメモリセルの
寸法が小さい場合にはビツトラインとセンスアン
プとの間にデコード信号で制御されるトランスフ
アゲートを接続し、このトランスフアゲートを選
択的にオン状態にして必要なメモリセルをセンス
アンプに接続するように構成としてもよい。
るものではなく種々の変形が可能であることはい
うまでもない。例えば、上記各実施例では一対の
ビツトラインに対して１個のセンスアンプを設け
る場合について説明したが、これはメモリセルの
寸法が小さい場合にはビツトラインとセンスアン
プとの間にデコード信号で制御されるトランスフ
アゲートを接続し、このトランスフアゲートを選
択的にオン状態にして必要なメモリセルをセンス
アンプに接続するように構成としてもよい。
さらに、上記各実施例ではメモリセル１３およ
びダミーセル１５がそれぞれ１個のトランジスタ
からなるEPROM型セルの場合について説明した
が、これは各セルが不揮発性トランジスタおよび
このトランジスタを選択する選択用トランジスタ
からなるEEPROM型のものであつても実施が可
能であることはもちろんである。
びダミーセル１５がそれぞれ１個のトランジスタ
からなるEPROM型セルの場合について説明した
が、これは各セルが不揮発性トランジスタおよび
このトランジスタを選択する選択用トランジスタ
からなるEEPROM型のものであつても実施が可
能であることはもちろんである。
また、上記第８図のようなものにも、前記第７
図と同様に、トランジスタ６０を複数のフリツプ
フロツプ５７で共有化させることもできる。
図と同様に、トランジスタ６０を複数のフリツプ
フロツプ５７で共有化させることもできる。
［発明の効果］
以上説明したようにこの発明によれば、ワード
ライン遅延が生じていても複数の各センスアンプ
で安定にデータの検出を行なうことができ、かつ
データ検出時において電源間に生じるピーク電流
の値を少なくし、これによつて誤動作を防止する
ことができる半導体記憶装置を提供することがで
きる。
ライン遅延が生じていても複数の各センスアンプ
で安定にデータの検出を行なうことができ、かつ
データ検出時において電源間に生じるピーク電流
の値を少なくし、これによつて誤動作を防止する
ことができる半導体記憶装置を提供することがで
きる。
第１図はこの発明の一実施例に係る半導体記憶
装置（メモリ）の構成を示す回路図、第２図は上
記実施例のメモリの動作を示すタイミングチヤー
ト、第３図および第４図はそれぞれ上記実施例回
路を説明するための特性図、第５図は従来のメモ
リの一部のパターン平面図、第６図はこの実施例
のメモリの一部のパターン平面図、第７図はこの
発明の変形例の構成を示す回路図、第８図はこの
発明の他の変形例の構成を示す回路図、第９図は
従来のメモリに使用されているセンスアンプの回
路図、第１０図は上記従来のメモリの特性図、第
１１図は上記第９図のセンスアンプが用いられた
通常のメモリの構成を示す回路図、第１２図は第
１１図のメモリの特性図である。 １２，１４……ビツトライン、１３……メモリ
セル、１５……ダミーセル、１８，１９……プリ
チヤージ用トランジスタ、２０……エコライズ用
トランジスタ、３１……ワードラインデコーダ／
ドライバー、３２……ワードライン、５０……ラ
ツチ型センスアンプ（データ検出手段）、５７…
…フリツプフロツプ、５８，６１……トランジス
タ（第２のトランジスタ）、５９，６０……トラ
ンジスタ（第１のトランジスタ）、６２，６３，
６４，６５……センスアンプ制御ライン、７０…
…センスアンプドライバー。
装置（メモリ）の構成を示す回路図、第２図は上
記実施例のメモリの動作を示すタイミングチヤー
ト、第３図および第４図はそれぞれ上記実施例回
路を説明するための特性図、第５図は従来のメモ
リの一部のパターン平面図、第６図はこの実施例
のメモリの一部のパターン平面図、第７図はこの
発明の変形例の構成を示す回路図、第８図はこの
発明の他の変形例の構成を示す回路図、第９図は
従来のメモリに使用されているセンスアンプの回
路図、第１０図は上記従来のメモリの特性図、第
１１図は上記第９図のセンスアンプが用いられた
通常のメモリの構成を示す回路図、第１２図は第
１１図のメモリの特性図である。 １２，１４……ビツトライン、１３……メモリ
セル、１５……ダミーセル、１８，１９……プリ
チヤージ用トランジスタ、２０……エコライズ用
トランジスタ、３１……ワードラインデコーダ／
ドライバー、３２……ワードライン、５０……ラ
ツチ型センスアンプ（データ検出手段）、５７…
…フリツプフロツプ、５８，６１……トランジス
タ（第２のトランジスタ）、５９，６０……トラ
ンジスタ（第１のトランジスタ）、６２，６３，
６４，６５……センスアンプ制御ライン、７０…
…センスアンプドライバー。
Claims (1)
- 【特許請求の範囲】 １ ワードラインの信号で選択されるメモリセル
およびダミーセルがそれぞれ接続された複数のビ
ツトライン対と、上記複数の各ビツトライン対相
互間の電位差を増幅してデータの検出を行なう複
数のデータ検出手段と、上記各データ検出手段と
電源との間に挿入され、ゲートに上記各データ検
出手段のアクテイブ状態を制御する制御信号が最
少の遅延時間で供給される複数の第１のトランジ
スタと、上記各データ検出手段と電源との間に挿
入されかつ上記複数の各第１のトランジスタと直
列接続され、ゲートに上記制御信号が所定の遅延
時間を持つて供給される複数の第２のトランジス
タとを具備したことを特徴とする半導体記憶装
置。 ２ 前記各第２のトランジスタのゲートに供給さ
れている制御信号が持つ遅延時間が、前記対応す
るビツトラインに接続されているメモリセルのワ
ードラインに生じる信号遅延時間に相当する時間
にされている特許請求の範囲第１項に記載の半導
体記憶装置。 ３ 前記第２のトランジスタのゲート容量が、前
記ワードラインに接続されたメモリセルのゲート
容量と等価な値にされている特許請求の範囲第１
項に記載の半導体記憶装置。 ４ 前記第１のトランジスタが電源側に、前記第
２のトランジスタが前記データ検出手段側にそれ
ぞれ配置され、上記第１のトランジスタが複数の
データ検出手段で共有されている特許請求の範囲
第１項に記載の半導体記憶装置。 ５ 前記複数の各データ検出手段がそれぞれフリ
ツプフロツプ回路で構成されている特許請求の範
囲第１項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197924A JPS6177198A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
| US06/759,142 US4680735A (en) | 1984-09-21 | 1985-07-26 | Semiconductor memory device |
| DE8585109508T DE3573186D1 (en) | 1984-09-21 | 1985-07-29 | Semiconductor memory device |
| EP85109508A EP0175880B1 (en) | 1984-09-21 | 1985-07-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197924A JPS6177198A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177198A JPS6177198A (ja) | 1986-04-19 |
| JPH0249516B2 true JPH0249516B2 (ja) | 1990-10-30 |
Family
ID=16382537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197924A Granted JPS6177198A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4680735A (ja) |
| EP (1) | EP0175880B1 (ja) |
| JP (1) | JPS6177198A (ja) |
| DE (1) | DE3573186D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031918A (ja) * | 2004-07-13 | 2006-02-02 | Toshiba Corp | 回路のタイミングを制御するシステム及び方法 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4800530A (en) * | 1986-08-19 | 1989-01-24 | Kabushiki Kasiha Toshiba | Semiconductor memory system with dynamic random access memory cells |
| FR2603414B1 (fr) * | 1986-08-29 | 1988-10-28 | Bull Sa | Amplificateur de lecture |
| JPH0194592A (ja) * | 1987-10-06 | 1989-04-13 | Fujitsu Ltd | 半導体メモリ |
| KR910009551B1 (ko) * | 1988-06-07 | 1991-11-21 | 삼성전자 주식회사 | 메모리장치의 센스앰프 분할 제어회로 |
| JPH0255420A (ja) * | 1988-08-20 | 1990-02-23 | Toshiba Corp | スタンダードセルおよびスタンダードセル型集積回路 |
| US5173864A (en) * | 1988-08-20 | 1992-12-22 | Kabushiki Kaisha Toshiba | Standard cell and standard-cell-type integrated circuit |
| JPH0271493A (ja) * | 1988-09-06 | 1990-03-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2573335B2 (ja) * | 1988-11-09 | 1997-01-22 | 株式会社東芝 | 不揮発性メモリ |
| DE69024680T2 (de) * | 1989-03-17 | 1996-08-01 | Matsushita Electronics Corp | Halbleiter-Speichereinrichtung |
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| JPH0457282A (ja) * | 1990-06-22 | 1992-02-25 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH06119784A (ja) * | 1992-10-07 | 1994-04-28 | Hitachi Ltd | センスアンプとそれを用いたｓｒａｍとマイクロプロセッサ |
| DE69333909T2 (de) | 1992-11-12 | 2006-07-20 | Promos Technologies, Inc. | Leseverstärker mit lokalen Schreibtreibern |
| EP0658000A3 (en) * | 1993-12-08 | 1996-04-03 | At & T Corp | Fast comparator circuit. |
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