JPH0249574B2 - Ronrigeetokairo - Google Patents
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- JPH0249574B2 JPH0249574B2 JP3697581A JP3697581A JPH0249574B2 JP H0249574 B2 JPH0249574 B2 JP H0249574B2 JP 3697581 A JP3697581 A JP 3697581A JP 3697581 A JP3697581 A JP 3697581A JP H0249574 B2 JPH0249574 B2 JP H0249574B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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Description
本発明は論理ゲート回路、とくにTTL（トラン
ジスタ・トランジスタ・ロジツク）に関する。 デイジタル論理回路において、第１図ａ，ｂで
示される論理ゲートがしばしば用いられる。これ
らの論理ゲートは、２つの入力端子と１つの出力
端子を有し、その第１の入力の否定信号と第２の
入力信号のNAND、または第１の入力信号と、
第２の入力の否定信号とのOR機能を有してい
る。すなわち、第１の入力端子１の論理をＡ、第
２の入力端子２の論理をＢ、出力端子３の論理を
Ｙとすると、論理式は、第１図ａの場合Ｙ＝〓・
Ｂ、第１図ｂの場合Ｙ＝Ａ＋となる。また、こ
れらの論理ゲートの２つの入力に対する４通りの
論理状態は第１表に示す真理値表の通りとなる。 第１表 真理値表 入力１ 入力２ 出力３ Ｈ Ｌ Ｈ Ｌ Ｌ Ｈ Ｈ Ｈ Ｈ Ｌ Ｈ Ｌ 従来から、上記の機能を有すると共に、回路の
閾値電圧がPN接合２段分の電圧（約1.4V）であ
り、しかも入力が低レベルの時、入力端子へ流れ
出る電流（以下低レベル入力電流と略記）を少な
くするため入力段にPNPトランジスタを用いた
TTL回路として第２図に示す回路が良く知られ
ている。図において１は第１の入力端子、２は第
２の入力端子、３は出力端子、４は入力端子１を
入力とするインバータ回路１０の出力部、５は電
源端子、６は接地端子、２０は入力端子２および
前記インバータ回路１０の出力４を入力とする
NAND回路を示す。また、Q1，Q2およびQ3は、
それぞれインバータ回路１０の入力段トランジス
タ、中間段トランジスタおよび出力段トランジス
タであり、Q4，Q5，Q6，Q7，Q8およびQ9はそれ
ぞれ、NAND回路２０の入力段トランジスタ、
位相分割段トランジスタおよびプルダウントラン
ジスタである。尚ここではトランジスタQ1，Q4
は前述の通り、低レベル入力電流を小さくするた
めにPNPトランジスタが使用されており、また
トランジスタQ1，Q4およびQ7を除くすべてのト
ランジスタには飽和防止のためベース−コレクタ
間をシヨツトキー・バリア・ダイオード（SBD）
でクランプしたNPNが使用されている。D1，D2
およびD3は、それぞれインバータ回路１０のレ
ベルシフトダイオード、スピードアツプSBDお
よび出力レベルシフトダイオードを示し、D4，
D5およびD6はそれぞれNAND回路２０のレベル
シフトダイオード、スピードアツプSBDおよび
入力ゲートSBDを示す。R1〜R9は抵抗であり、
典型的な抵抗値を第２表に示す。 第２表 従来回路の抵抗値 抵抗名 抵抗値（kΩ） R1 6 R2 6 R3 4 R4 6 R5 4 R6 0.05 R7 5 R8 1.5 R9 3 この回路は、よく知られているように、入力２
が低レベル状態（以下“Ｌ”と略記）のときは、
入力段PNPトランジスタQ4およびSBDD5が導通
し位相分割段トランジスタQ5のベース駆動電流
がなく、トランジスタQ5、出力段トランジスタ
Q8が非導通状態、逆にオフバツフアトランジス
タQ6，Q7は能動状態にあり出力端子３は高レベ
ル状態（以下“Ｈ”と略記）となる。一方、入力
端子２が“Ｈ”のときは、トランジスタQ4，
SBD D5は非導通状態にあり、位相分割段トラン
ジスタＱの動作は入力端子１ひいてはインバータ
回路１０の出力部４の状態で決まる。すなわち、
この場合入力端子１が“Ｈ”のときは、入力段
PNPトランジスタQ1およびSBD D2は非導通で
ありレベルシフトダイオードD1、中間段トラン
ジスタQ2および出力段トランジスタQ3は導通す
る。このため抵抗R4を流れる電流はダイオード
D4およびSBD D6を通りトランジスタQ3のコレ
クタへ流れ込む。従つて、入力端子２が“Ｌ”の
場合と同様にNAND回路２０の位相分割段トラ
ンジスタQ5，出力段トランジスタQ8非導通であ
り出力端子３は“Ｈ”となる。逆に入力端子１が
“Ｌ”のときはPNPトランジスタQ1，SBD D2が
導通し中間トランジスタQ2、出力段トランジス
タQ3非導通となるため、NAND回路２０の抵抗
R4を流れる電流はダイオードD4を通り位相分割
段トランジスタQ5のベース駆動電流となる。従
つて、トランジスタQ8は導通し出力端子３は
“Ｌ”となる。 しかしながら、第２図に示す従来のTTL回路
は、入力端子２が“Ｈ”のとき、入力端子１のレ
ベルの変化に伴ないNAND回路２０の位相分割
段トランジスタQ5のベースのレベルが変化しよ
うとするに、入力端子１の信号は、インバータ回
路１０のPNPトランジスタQ1、ダイオードD1ト
ランジスタQ2，Q3およびNAND回路２０の入力
ゲートSBD D6と数多くの素子を経て位相分割段
トランジスタQ5のベース迄伝播される必要があ
り、入力端子１からトランジスタQ5のベースひ
いては出力端子３迄の伝播遅延時間（以下tpdと
略記）を増大させてしまう。例えば第２表に示す
ような抵抗値を有する第２図の従来回路の場合、
入力端子２から出力端子３までのターンオン時間
（以下tpHLと略記）が7ns，ターンオフ時間（以
下tpLHと略記）が8nsと比較的小さな値となつて
いるのに対し、入力端子１から出力端子３までの
tpHLが11ns，tpLHが14nsと大きく、回路のスイ
ツチングに対し従来回路は不向きであつた。 また、第２図の従来回路は上記の通り入力端子
１からNAND回路２０の位相分割段トランジス
タQ5のベース迄のtpdが、入力端子２からトラン
ジスタQ5のベース迄のtPdに比較し大きいため、
入力端子１，２が共に“Ｌ”→“Ｈ”へ変化した
とき、本来出力端子３が“Ｈ”を維持すべきもの
が、インバータ回路１０の出力部４が入力端子１
の“Ｌ”→“Ｈ”への変化に応じ“Ｈ”→“Ｌ”
へ変化するまでの間、位相分割段トランジスタ
Q5のベースは“Ｈ”となり、トランジスタQ5ひ
いては出力段トランジスタQ8がターンオンして
しまいその間“Ｌ”になつてしまう。 すなわち、第２図の従来回路の入力端子１，２
が共に“Ｌ”→“Ｈ”へ変化したとき、入力端子
１からトランジスタQ5のベースまでのtpd
〔tpdHL（１−Q5B）と略記〕は7ns、入力端子２
からトランジスタQ5のベースまでのtpd〔tpdLH
（２−Q5B）と略記〕は2nsである。このとき
tpdHL（１−Q5B）とtpdLH（２−Q5B）の差は
5nsとなり、この時間だけQ5のベースに“Ｌ”→
“Ｈ”→“Ｌ”のパルスが生じ、これがトランジ
スタQ5のベースから出力端子３までの回路の応
答最小パルス幅（3ns）を起えてしまい出力端子
３には“Ｈ”→“Ｌ”→“Ｈ”の異常パルスが発
生してしまう。 更に従来のTTL回路は、入力端子１の反転信
号をNAND回路２０の位相分割段トランジスタ
Q5のベース伝えるために抵抗３個、ダイオード
４個、トランジスタ３個計10個と多数の回路素子
を必要とし、しかも自ずと回路の消費電力も大き
い。 以上説明した通り、第１図ａ，ｂと同様の機能
を有すると共に、回路の閾値電圧がPN接合２段
分の電圧であり、しかも入力段にPNPトランジ
スタを用いた第２図に示されるような従来の
TTL回路は、最長経路のtpdが大きく、２つの入
力からのtpdの差に起因する誤動作が生じ易い上
回路素子数が多くしかも消費電力が大きいという
多くの欠点を有していた。 本発明はこのような事情に鑑みてなされたもの
であり、回路のtpd、２つの入力端子からの伝播
遅延時間の差、回路素子数および消費電力が改善
され、且つ低レベル入力電流の少ない論理ゲート
回路を提供することを目的とする。 本発明によれば、第１入力端子にベースが、接
地端子にコレクタが接続されると共に第１抵抗を
介し電源端子にエミツタが接続された第1PNPト
ランジスタを含む第１入力ゲート回路と、該第１
入力ゲート回路の出力にベースが接続された第
1NPNトランジスタを含む第１出力回路からなる
インバータ回路と、第２入力にベースが、接地端
子にコレクタが接続されると共に第２抵抗を介し
電源端子にエミツタが接続された第2PNPトラン
ジスタを含む第２入力ゲート回路と、出力端子に
コレクタが、接地端子にエミツタが接続された第
2NPNトランジスタを含む第２出力回路と、前記
第2NPNトランジスタのベースにエミツタが、コ
レクタが第３抵抗を介して電源端子に接続される
と共に、ベースが前記第２入力ゲート回路の出力
と前記インバータ回路の出力に接続された第
3NPNトランジスタを含む位相分割段回路からな
るNAND回路より構成される論理ゲート回路に
おいて、前記第１入力端子が高レベル、且つ前記
第２入力端子が低レベルのとき、該第２入力端子
へ流れ出る電流を減少させるため、前記インバー
タ回路の第1PNPトランジスタのエミツタに陽極
が、前記NAND回路の第2PNPトランジスタの
エミツタに陰極が接続されたダイオードを付加し
たことを特徴とする論理ゲート回路が得られる。 以下本発明回路について図面を用い詳細に説明
する。 第３図は本発明回路の一実施例を示す回路接続
図であり、第２図に示す従来回路と異なるところ
は、従来回路のインバータ回路１０の出力レベル
シフトダイオードD3、出力段トランジスタQ3，
中間段トランジスタQ2のコレクタ部のプルアツ
プ抵抗R2，トランジスタQ3のベース電荷引出し
用抵抗R3およびNAND回路２０の入力ゲート
SBD D6を除去するかわりに、インバータ回路１
０の出力段トランジスタQ2のエミツタと接地端
子６の間にPN接合ダイオードD7を、また第１入
力端子にベースが接続されたPNPトランジスタ
Q1のエミツタと第２入力端子にベースが接続さ
れたPNPトランジスタQ2のエミツタとの間にダ
イオードD6をそれぞれ挿入したことにある。ダ
イオードD7はインバータ回路１０の閾値電圧を
PN接合順方向電圧２段分の電圧に保つためのレ
ベルシフトダイオードであり、またダイオード
D8は、入力端子１が“Ｈ”、入力端子２が“Ｌ”
のときインバータ回路１０の抵抗R1を流れる電
流が、ダイオードD1、トランジスタQ2のベース
−コレクタ接合クランプSBD、およびNAND回
路２０のSBD D5を通つて入力端子２へ流れ出る
のを阻止するためのダイオードであることは以下
の説明から明らかになるであろう。尚第３図にお
いて従来回路と同等に機能する素子については、
第２図と同等の記号をつけてある。但しインバー
タ回路１０のトランジスタQ2については第２図
の従来回路では中間段トランジスタとして働いて
いるが、第３図の本発明回路ではトランジスタ
Q2のコレクタが、インバータ回路１０の出力部
となるため、第３図の場合トランジスタQ2は出
力段トランジスタとよぶ。また各抵抗の典型的な
値を第３表に示す。 第３表 本発明回路の抵抗値 抵抗名 抵抗値（kΩ） R1 6 R4 6 R5 4 R6 0.05 R7 5 R8 1.5 R9 3 以下、このような本発明回路の動作について述
べる。 まず、入力端子２が、“Ｌ”のときは、入力
PNPトランジスタQ4およびSBD D5は導通し位
相分割段トランジスタQ5のベース電位VBQ5は、
入力端子１の状態に無関係で VBQ5＝VIL2＋VFD5 …(1) となる。但しVIL2，VFD5は、それぞれ入力端子２
の低レベル入力電圧、SBD D5順方向電圧を示
す。通常VFD5は0.45V程度であり、0.8V以下の
VIL2に対してはVBQ5は約1.25V以下となり、位相
分割段トランジスタQ5、出力段トランジスタQ8
を導通させるに必要な電圧（約1.4V）以下の電
圧であり、トランジスタQ5，Q8は非導通となり
出力端子３は“Ｈ”となる。 次に入力端子２が“Ｈ”の場合について述べ
る。この場合入力PNPトランジスタQ4，SBD
D5非導通であり、位相分割段トランジスタQ5の
動作は、入力端子１ひいてはインバータ回路１０
の出力部の状態で決まる。すなわち、入力端子１
が“Ｈ”のときはPNPトランジスタQ1および
SBD D2非導通となり、ダイオードD1、中間段ト
ランジスタQ2は導通する。このときインバータ
回路１０のレベルシフトダイオードD7の順方向
電圧をVFD7，トランジスタQ2の導通状態におけ
るコレクタ−エミツタ間電圧をVCEQ2とすると、
トランジスタQ2のコレクタ電位VCQ2ひいては
NAND回路２０の位相分割段トランジスタQ5の
ベース電位VBQ5は VBQ5（VCQ2）＝VFD7＋VCEQ2 …(2) となる。通常VFD7，VCEQ2はそれぞれ約0.7V，
0.3Vであるのでこの値を(2)式へ代入するとVBQ5
は約1.0Vとなり、トランジスタQ5，Q8は非導通
となり出力端子３は“Ｈ”となる。 更に入力端子１が“Ｌ”、入力端子２が“Ｈ”
のときは、インバータ回路１０の入力PNPトラ
ンジスタQ1，SBD D2が導通し、逆にトランジス
タQ2は非導通となるため、NAND回路２０の抵
抗R4、ダイオードD4を流れる電流は位相分割段
トランジスタQ5のベースを駆動し、トランジス
タQ5、出力段トランジスタQ8は導通状態となる。
よつて、この場合出力端子３は“Ｌ”となる。 以上の説明から、本発明回路は入力端子１，２
全ての組合せに対し第１表に示す論理動作を行う
ことがわかる。 次に本発明回路の特徴であるダイオードD8の
動作を説明する。 一般に低レベル入力電流を少なくし前段に接続
されるフアンアウトを多くとれるようにするため
入力段にPNPトランジスタが用いられる。しか
しながら第３図の回路においてダイオードD8が
接続されていない場合は、入力端子１が“Ｈ”、
入力端子２が“Ｌ”のとき入力端子２へ流出する
低レベル入力電流IIL2は IIL2＝VCC−VFD1−VFSBDQ2−VFD5−VIL2／R1
＋VCC−VBEQ4−VIL2／（１＋βQ4）・R4…(3) となる、但しここで上式の各信号の意味および典
型的な値を以下に示す。
ジスタ・トランジスタ・ロジツク）に関する。 デイジタル論理回路において、第１図ａ，ｂで
示される論理ゲートがしばしば用いられる。これ
らの論理ゲートは、２つの入力端子と１つの出力
端子を有し、その第１の入力の否定信号と第２の
入力信号のNAND、または第１の入力信号と、
第２の入力の否定信号とのOR機能を有してい
る。すなわち、第１の入力端子１の論理をＡ、第
２の入力端子２の論理をＢ、出力端子３の論理を
Ｙとすると、論理式は、第１図ａの場合Ｙ＝〓・
Ｂ、第１図ｂの場合Ｙ＝Ａ＋となる。また、こ
れらの論理ゲートの２つの入力に対する４通りの
論理状態は第１表に示す真理値表の通りとなる。 第１表 真理値表 入力１ 入力２ 出力３ Ｈ Ｌ Ｈ Ｌ Ｌ Ｈ Ｈ Ｈ Ｈ Ｌ Ｈ Ｌ 従来から、上記の機能を有すると共に、回路の
閾値電圧がPN接合２段分の電圧（約1.4V）であ
り、しかも入力が低レベルの時、入力端子へ流れ
出る電流（以下低レベル入力電流と略記）を少な
くするため入力段にPNPトランジスタを用いた
TTL回路として第２図に示す回路が良く知られ
ている。図において１は第１の入力端子、２は第
２の入力端子、３は出力端子、４は入力端子１を
入力とするインバータ回路１０の出力部、５は電
源端子、６は接地端子、２０は入力端子２および
前記インバータ回路１０の出力４を入力とする
NAND回路を示す。また、Q1，Q2およびQ3は、
それぞれインバータ回路１０の入力段トランジス
タ、中間段トランジスタおよび出力段トランジス
タであり、Q4，Q5，Q6，Q7，Q8およびQ9はそれ
ぞれ、NAND回路２０の入力段トランジスタ、
位相分割段トランジスタおよびプルダウントラン
ジスタである。尚ここではトランジスタQ1，Q4
は前述の通り、低レベル入力電流を小さくするた
めにPNPトランジスタが使用されており、また
トランジスタQ1，Q4およびQ7を除くすべてのト
ランジスタには飽和防止のためベース−コレクタ
間をシヨツトキー・バリア・ダイオード（SBD）
でクランプしたNPNが使用されている。D1，D2
およびD3は、それぞれインバータ回路１０のレ
ベルシフトダイオード、スピードアツプSBDお
よび出力レベルシフトダイオードを示し、D4，
D5およびD6はそれぞれNAND回路２０のレベル
シフトダイオード、スピードアツプSBDおよび
入力ゲートSBDを示す。R1〜R9は抵抗であり、
典型的な抵抗値を第２表に示す。 第２表 従来回路の抵抗値 抵抗名 抵抗値（kΩ） R1 6 R2 6 R3 4 R4 6 R5 4 R6 0.05 R7 5 R8 1.5 R9 3 この回路は、よく知られているように、入力２
が低レベル状態（以下“Ｌ”と略記）のときは、
入力段PNPトランジスタQ4およびSBDD5が導通
し位相分割段トランジスタQ5のベース駆動電流
がなく、トランジスタQ5、出力段トランジスタ
Q8が非導通状態、逆にオフバツフアトランジス
タQ6，Q7は能動状態にあり出力端子３は高レベ
ル状態（以下“Ｈ”と略記）となる。一方、入力
端子２が“Ｈ”のときは、トランジスタQ4，
SBD D5は非導通状態にあり、位相分割段トラン
ジスタＱの動作は入力端子１ひいてはインバータ
回路１０の出力部４の状態で決まる。すなわち、
この場合入力端子１が“Ｈ”のときは、入力段
PNPトランジスタQ1およびSBD D2は非導通で
ありレベルシフトダイオードD1、中間段トラン
ジスタQ2および出力段トランジスタQ3は導通す
る。このため抵抗R4を流れる電流はダイオード
D4およびSBD D6を通りトランジスタQ3のコレ
クタへ流れ込む。従つて、入力端子２が“Ｌ”の
場合と同様にNAND回路２０の位相分割段トラ
ンジスタQ5，出力段トランジスタQ8非導通であ
り出力端子３は“Ｈ”となる。逆に入力端子１が
“Ｌ”のときはPNPトランジスタQ1，SBD D2が
導通し中間トランジスタQ2、出力段トランジス
タQ3非導通となるため、NAND回路２０の抵抗
R4を流れる電流はダイオードD4を通り位相分割
段トランジスタQ5のベース駆動電流となる。従
つて、トランジスタQ8は導通し出力端子３は
“Ｌ”となる。 しかしながら、第２図に示す従来のTTL回路
は、入力端子２が“Ｈ”のとき、入力端子１のレ
ベルの変化に伴ないNAND回路２０の位相分割
段トランジスタQ5のベースのレベルが変化しよ
うとするに、入力端子１の信号は、インバータ回
路１０のPNPトランジスタQ1、ダイオードD1ト
ランジスタQ2，Q3およびNAND回路２０の入力
ゲートSBD D6と数多くの素子を経て位相分割段
トランジスタQ5のベース迄伝播される必要があ
り、入力端子１からトランジスタQ5のベースひ
いては出力端子３迄の伝播遅延時間（以下tpdと
略記）を増大させてしまう。例えば第２表に示す
ような抵抗値を有する第２図の従来回路の場合、
入力端子２から出力端子３までのターンオン時間
（以下tpHLと略記）が7ns，ターンオフ時間（以
下tpLHと略記）が8nsと比較的小さな値となつて
いるのに対し、入力端子１から出力端子３までの
tpHLが11ns，tpLHが14nsと大きく、回路のスイ
ツチングに対し従来回路は不向きであつた。 また、第２図の従来回路は上記の通り入力端子
１からNAND回路２０の位相分割段トランジス
タQ5のベース迄のtpdが、入力端子２からトラン
ジスタQ5のベース迄のtPdに比較し大きいため、
入力端子１，２が共に“Ｌ”→“Ｈ”へ変化した
とき、本来出力端子３が“Ｈ”を維持すべきもの
が、インバータ回路１０の出力部４が入力端子１
の“Ｌ”→“Ｈ”への変化に応じ“Ｈ”→“Ｌ”
へ変化するまでの間、位相分割段トランジスタ
Q5のベースは“Ｈ”となり、トランジスタQ5ひ
いては出力段トランジスタQ8がターンオンして
しまいその間“Ｌ”になつてしまう。 すなわち、第２図の従来回路の入力端子１，２
が共に“Ｌ”→“Ｈ”へ変化したとき、入力端子
１からトランジスタQ5のベースまでのtpd
〔tpdHL（１−Q5B）と略記〕は7ns、入力端子２
からトランジスタQ5のベースまでのtpd〔tpdLH
（２−Q5B）と略記〕は2nsである。このとき
tpdHL（１−Q5B）とtpdLH（２−Q5B）の差は
5nsとなり、この時間だけQ5のベースに“Ｌ”→
“Ｈ”→“Ｌ”のパルスが生じ、これがトランジ
スタQ5のベースから出力端子３までの回路の応
答最小パルス幅（3ns）を起えてしまい出力端子
３には“Ｈ”→“Ｌ”→“Ｈ”の異常パルスが発
生してしまう。 更に従来のTTL回路は、入力端子１の反転信
号をNAND回路２０の位相分割段トランジスタ
Q5のベース伝えるために抵抗３個、ダイオード
４個、トランジスタ３個計10個と多数の回路素子
を必要とし、しかも自ずと回路の消費電力も大き
い。 以上説明した通り、第１図ａ，ｂと同様の機能
を有すると共に、回路の閾値電圧がPN接合２段
分の電圧であり、しかも入力段にPNPトランジ
スタを用いた第２図に示されるような従来の
TTL回路は、最長経路のtpdが大きく、２つの入
力からのtpdの差に起因する誤動作が生じ易い上
回路素子数が多くしかも消費電力が大きいという
多くの欠点を有していた。 本発明はこのような事情に鑑みてなされたもの
であり、回路のtpd、２つの入力端子からの伝播
遅延時間の差、回路素子数および消費電力が改善
され、且つ低レベル入力電流の少ない論理ゲート
回路を提供することを目的とする。 本発明によれば、第１入力端子にベースが、接
地端子にコレクタが接続されると共に第１抵抗を
介し電源端子にエミツタが接続された第1PNPト
ランジスタを含む第１入力ゲート回路と、該第１
入力ゲート回路の出力にベースが接続された第
1NPNトランジスタを含む第１出力回路からなる
インバータ回路と、第２入力にベースが、接地端
子にコレクタが接続されると共に第２抵抗を介し
電源端子にエミツタが接続された第2PNPトラン
ジスタを含む第２入力ゲート回路と、出力端子に
コレクタが、接地端子にエミツタが接続された第
2NPNトランジスタを含む第２出力回路と、前記
第2NPNトランジスタのベースにエミツタが、コ
レクタが第３抵抗を介して電源端子に接続される
と共に、ベースが前記第２入力ゲート回路の出力
と前記インバータ回路の出力に接続された第
3NPNトランジスタを含む位相分割段回路からな
るNAND回路より構成される論理ゲート回路に
おいて、前記第１入力端子が高レベル、且つ前記
第２入力端子が低レベルのとき、該第２入力端子
へ流れ出る電流を減少させるため、前記インバー
タ回路の第1PNPトランジスタのエミツタに陽極
が、前記NAND回路の第2PNPトランジスタの
エミツタに陰極が接続されたダイオードを付加し
たことを特徴とする論理ゲート回路が得られる。 以下本発明回路について図面を用い詳細に説明
する。 第３図は本発明回路の一実施例を示す回路接続
図であり、第２図に示す従来回路と異なるところ
は、従来回路のインバータ回路１０の出力レベル
シフトダイオードD3、出力段トランジスタQ3，
中間段トランジスタQ2のコレクタ部のプルアツ
プ抵抗R2，トランジスタQ3のベース電荷引出し
用抵抗R3およびNAND回路２０の入力ゲート
SBD D6を除去するかわりに、インバータ回路１
０の出力段トランジスタQ2のエミツタと接地端
子６の間にPN接合ダイオードD7を、また第１入
力端子にベースが接続されたPNPトランジスタ
Q1のエミツタと第２入力端子にベースが接続さ
れたPNPトランジスタQ2のエミツタとの間にダ
イオードD6をそれぞれ挿入したことにある。ダ
イオードD7はインバータ回路１０の閾値電圧を
PN接合順方向電圧２段分の電圧に保つためのレ
ベルシフトダイオードであり、またダイオード
D8は、入力端子１が“Ｈ”、入力端子２が“Ｌ”
のときインバータ回路１０の抵抗R1を流れる電
流が、ダイオードD1、トランジスタQ2のベース
−コレクタ接合クランプSBD、およびNAND回
路２０のSBD D5を通つて入力端子２へ流れ出る
のを阻止するためのダイオードであることは以下
の説明から明らかになるであろう。尚第３図にお
いて従来回路と同等に機能する素子については、
第２図と同等の記号をつけてある。但しインバー
タ回路１０のトランジスタQ2については第２図
の従来回路では中間段トランジスタとして働いて
いるが、第３図の本発明回路ではトランジスタ
Q2のコレクタが、インバータ回路１０の出力部
となるため、第３図の場合トランジスタQ2は出
力段トランジスタとよぶ。また各抵抗の典型的な
値を第３表に示す。 第３表 本発明回路の抵抗値 抵抗名 抵抗値（kΩ） R1 6 R4 6 R5 4 R6 0.05 R7 5 R8 1.5 R9 3 以下、このような本発明回路の動作について述
べる。 まず、入力端子２が、“Ｌ”のときは、入力
PNPトランジスタQ4およびSBD D5は導通し位
相分割段トランジスタQ5のベース電位VBQ5は、
入力端子１の状態に無関係で VBQ5＝VIL2＋VFD5 …(1) となる。但しVIL2，VFD5は、それぞれ入力端子２
の低レベル入力電圧、SBD D5順方向電圧を示
す。通常VFD5は0.45V程度であり、0.8V以下の
VIL2に対してはVBQ5は約1.25V以下となり、位相
分割段トランジスタQ5、出力段トランジスタQ8
を導通させるに必要な電圧（約1.4V）以下の電
圧であり、トランジスタQ5，Q8は非導通となり
出力端子３は“Ｈ”となる。 次に入力端子２が“Ｈ”の場合について述べ
る。この場合入力PNPトランジスタQ4，SBD
D5非導通であり、位相分割段トランジスタQ5の
動作は、入力端子１ひいてはインバータ回路１０
の出力部の状態で決まる。すなわち、入力端子１
が“Ｈ”のときはPNPトランジスタQ1および
SBD D2非導通となり、ダイオードD1、中間段ト
ランジスタQ2は導通する。このときインバータ
回路１０のレベルシフトダイオードD7の順方向
電圧をVFD7，トランジスタQ2の導通状態におけ
るコレクタ−エミツタ間電圧をVCEQ2とすると、
トランジスタQ2のコレクタ電位VCQ2ひいては
NAND回路２０の位相分割段トランジスタQ5の
ベース電位VBQ5は VBQ5（VCQ2）＝VFD7＋VCEQ2 …(2) となる。通常VFD7，VCEQ2はそれぞれ約0.7V，
0.3Vであるのでこの値を(2)式へ代入するとVBQ5
は約1.0Vとなり、トランジスタQ5，Q8は非導通
となり出力端子３は“Ｈ”となる。 更に入力端子１が“Ｌ”、入力端子２が“Ｈ”
のときは、インバータ回路１０の入力PNPトラ
ンジスタQ1，SBD D2が導通し、逆にトランジス
タQ2は非導通となるため、NAND回路２０の抵
抗R4、ダイオードD4を流れる電流は位相分割段
トランジスタQ5のベースを駆動し、トランジス
タQ5、出力段トランジスタQ8は導通状態となる。
よつて、この場合出力端子３は“Ｌ”となる。 以上の説明から、本発明回路は入力端子１，２
全ての組合せに対し第１表に示す論理動作を行う
ことがわかる。 次に本発明回路の特徴であるダイオードD8の
動作を説明する。 一般に低レベル入力電流を少なくし前段に接続
されるフアンアウトを多くとれるようにするため
入力段にPNPトランジスタが用いられる。しか
しながら第３図の回路においてダイオードD8が
接続されていない場合は、入力端子１が“Ｈ”、
入力端子２が“Ｌ”のとき入力端子２へ流出する
低レベル入力電流IIL2は IIL2＝VCC−VFD1−VFSBDQ2−VFD5−VIL2／R1
＋VCC−VBEQ4−VIL2／（１＋βQ4）・R4…(3) となる、但しここで上式の各信号の意味および典
型的な値を以下に示す。
【表】
流増幅率
上記の典型的な値を(3)式に代入すると、右辺第
１項は500μA，第２項は60μAとなり、IIL2はほと
んど右辺第１項で支配され、しかもIIL2は560μA
と一般的低電力シヨツトキーTTLの低レベル入
力電流の規格MAX400μAを大きく越えてしま
う。 しかしながら、ダイオードD8が接続された本
発明回路によれば、入力端子１が“Ｈ”、入力端
子２が“Ｌ”のときダイオードD8が導通するた
め抵抗R1を流れた電流はダイオードD8を通り導
通しているPNPトランジスタQ4のエミツタ−コ
レクタを通り接地端子６へ流れ、ほとんど入力端
子２へは流出しない。すなわち、この場合入力端
子２の低レベル入力電流IIL2は IIL2＝VCC−VFD8−VBEQ4−VIL2／（１＋βQ4
）・R1＋VCC−VBEQ4−VIL2／（１＋βQ4）・R4…(4)
となる。但しここでVFD8はダイオードD8の順方
向電圧であり、ダイオードD8がPN接合ダイオー
ドである場合は約0.7Vとなる。従つてこの値を
(4)式に代入すると右辺第１項は約50μA，第２項
は約60μAとなり、IIL2は110μA程度となる。 この値は、ダイオードD8が接続されていない
場合のIIL2（約560μA）に比較し約1/5に過ぎずダ
イオードD8の効果によりIIL2が大幅に減少してい
ことがわかる。 次に本発明回路の伝播遅延時間（tpd）につい
て述べる。入力端子２が“Ｈ”のときのみ、入力
端子１の信号がNAND回路２０の位相分割段ト
ランジスタQ5のベースへ伝えられることは以前
にも説明したが、第２図に示す従来回路の場合、
入力端子１に加えられた入力信号は、NAND回
路２０の位相分割段トランジスタQ5のベースま
での間に、インバータ回路１０の入力PNPトラ
ンジスタQ1、レベルシフトダイオードD1、中間
段トランジスタQ2、出力段トランジスタQ3およ
びNAND回路２０の入力ゲートSBD D6と計５
つの素子を信号が伝播する必要があり、入力端子
１から出力端子３までの伝播遅延時間はtpdLH
が14ns，tpdHLが11nsと大きな値となつていた。
但しtpdLHは出力端子３が“Ｌ”→“Ｈ”へ
tpdHLは“Ｈ”→“Ｌ”へ変化するときのtpdを
示す。これに対し本発明回路は、入力端子１から
位相分割段トランジスタQ5のベースまでの間に、
インバータ回路１０の入力PNPトランジスタQ1、
レベルシフトダイオードD1および出力段トラン
ジスタQ2のわずか３つの素子を経由するのみで
良く回路の高速化に有利となつている。すなわ
ち、第３表に示すような抵抗値を持つ第３図の本
発明回路の場合、入力端子１から出力端子３まで
の伝播遅延時間は、tpdLHが10ns，tpdHLが8ns
であり、従来回路の場合に比較しtpdが大きく改
善されている。また本発明回路の場合、入力端子
１からのtpdが小さくなつているため、入力端子
１からのtpdと入力端子２からのtpdの差がほとん
どなくなり、入力端子１，２が共に“Ｌ”→
“Ｈ”へ変化するとき、従来回路で生じていた出
力端子３の“Ｈ”→“Ｌ”→“Ｈ”と変化する異
常現象は全く生じない。 すなわち、本発明回路の入力端子１，２が共に
“Ｌ”→“Ｈ”へ変化したとき、入力端子１から
トランジスタQ5のベースまでのtpd〔tpdHL（１−
Q5B）と略記〕は3ns、入力端子２からトランジ
スタQ5のベースまでのtpd〔tpdLH（２−Q5B）と
略記〕は2nsである。このときtpdHL（１−Q5B）
とtpdLH（２−Q5B）の差はわずか1nsとなり、
トランジスタQ5のベースから出力端子３までの
回路の応答最小パルス幅（3ns）以下の値となる。
従つて、出力端子３には異常現象は全く生じな
い。 また本発明回路は、回路全体の平均消費電力が
従来回路に比較し約20％改善される。 以上の説明においては、入力PNPトランジス
タQ1，Q4およびオフバツフア後段トランジスタ
Q7を除く全てのトランジスタのベース−コレク
タ間がSBDクランプされたトランジスタの場合
について述べたが、金拡散を行うことにより、ベ
ース−コレクタ間をSBDクランプしていないト
ランジスタにより構成された回路にも本発明回路
が適用されることは言うまでもない。またダイオ
ードD8はPN接合ダイオードに限らずシヨツトキ
ー・バリア・ダイオードであつても同等の効果が
得られる。 以上述べたように、本発明によれば、回路の伝
播遅延時間、２つの入力端子からの伝播遅延時間
の差、および回路の消費電力が小さく、しかも回
路素子数の少ない論理ゲート回路を得ることがで
きる。
上記の典型的な値を(3)式に代入すると、右辺第
１項は500μA，第２項は60μAとなり、IIL2はほと
んど右辺第１項で支配され、しかもIIL2は560μA
と一般的低電力シヨツトキーTTLの低レベル入
力電流の規格MAX400μAを大きく越えてしま
う。 しかしながら、ダイオードD8が接続された本
発明回路によれば、入力端子１が“Ｈ”、入力端
子２が“Ｌ”のときダイオードD8が導通するた
め抵抗R1を流れた電流はダイオードD8を通り導
通しているPNPトランジスタQ4のエミツタ−コ
レクタを通り接地端子６へ流れ、ほとんど入力端
子２へは流出しない。すなわち、この場合入力端
子２の低レベル入力電流IIL2は IIL2＝VCC−VFD8−VBEQ4−VIL2／（１＋βQ4
）・R1＋VCC−VBEQ4−VIL2／（１＋βQ4）・R4…(4)
となる。但しここでVFD8はダイオードD8の順方
向電圧であり、ダイオードD8がPN接合ダイオー
ドである場合は約0.7Vとなる。従つてこの値を
(4)式に代入すると右辺第１項は約50μA，第２項
は約60μAとなり、IIL2は110μA程度となる。 この値は、ダイオードD8が接続されていない
場合のIIL2（約560μA）に比較し約1/5に過ぎずダ
イオードD8の効果によりIIL2が大幅に減少してい
ことがわかる。 次に本発明回路の伝播遅延時間（tpd）につい
て述べる。入力端子２が“Ｈ”のときのみ、入力
端子１の信号がNAND回路２０の位相分割段ト
ランジスタQ5のベースへ伝えられることは以前
にも説明したが、第２図に示す従来回路の場合、
入力端子１に加えられた入力信号は、NAND回
路２０の位相分割段トランジスタQ5のベースま
での間に、インバータ回路１０の入力PNPトラ
ンジスタQ1、レベルシフトダイオードD1、中間
段トランジスタQ2、出力段トランジスタQ3およ
びNAND回路２０の入力ゲートSBD D6と計５
つの素子を信号が伝播する必要があり、入力端子
１から出力端子３までの伝播遅延時間はtpdLH
が14ns，tpdHLが11nsと大きな値となつていた。
但しtpdLHは出力端子３が“Ｌ”→“Ｈ”へ
tpdHLは“Ｈ”→“Ｌ”へ変化するときのtpdを
示す。これに対し本発明回路は、入力端子１から
位相分割段トランジスタQ5のベースまでの間に、
インバータ回路１０の入力PNPトランジスタQ1、
レベルシフトダイオードD1および出力段トラン
ジスタQ2のわずか３つの素子を経由するのみで
良く回路の高速化に有利となつている。すなわ
ち、第３表に示すような抵抗値を持つ第３図の本
発明回路の場合、入力端子１から出力端子３まで
の伝播遅延時間は、tpdLHが10ns，tpdHLが8ns
であり、従来回路の場合に比較しtpdが大きく改
善されている。また本発明回路の場合、入力端子
１からのtpdが小さくなつているため、入力端子
１からのtpdと入力端子２からのtpdの差がほとん
どなくなり、入力端子１，２が共に“Ｌ”→
“Ｈ”へ変化するとき、従来回路で生じていた出
力端子３の“Ｈ”→“Ｌ”→“Ｈ”と変化する異
常現象は全く生じない。 すなわち、本発明回路の入力端子１，２が共に
“Ｌ”→“Ｈ”へ変化したとき、入力端子１から
トランジスタQ5のベースまでのtpd〔tpdHL（１−
Q5B）と略記〕は3ns、入力端子２からトランジ
スタQ5のベースまでのtpd〔tpdLH（２−Q5B）と
略記〕は2nsである。このときtpdHL（１−Q5B）
とtpdLH（２−Q5B）の差はわずか1nsとなり、
トランジスタQ5のベースから出力端子３までの
回路の応答最小パルス幅（3ns）以下の値となる。
従つて、出力端子３には異常現象は全く生じな
い。 また本発明回路は、回路全体の平均消費電力が
従来回路に比較し約20％改善される。 以上の説明においては、入力PNPトランジス
タQ1，Q4およびオフバツフア後段トランジスタ
Q7を除く全てのトランジスタのベース−コレク
タ間がSBDクランプされたトランジスタの場合
について述べたが、金拡散を行うことにより、ベ
ース−コレクタ間をSBDクランプしていないト
ランジスタにより構成された回路にも本発明回路
が適用されることは言うまでもない。またダイオ
ードD8はPN接合ダイオードに限らずシヨツトキ
ー・バリア・ダイオードであつても同等の効果が
得られる。 以上述べたように、本発明によれば、回路の伝
播遅延時間、２つの入力端子からの伝播遅延時間
の差、および回路の消費電力が小さく、しかも回
路素子数の少ない論理ゲート回路を得ることがで
きる。
第１図ａ，ｂは本発明の対象となるデイジタル
論理ゲートのブロツク図、第２図は、従来の
TTLの一代表例を示す回路図、第３図は本発明
TTLの一代表例を示す回路接続図を示す。 符号の説明 R1〜R9……抵抗、Q1〜Q9……ト
ランジスタ、D1〜D8……ダイオード、１，２…
…入力端子、３……出力端子、４……インバータ
回路１０の出力部、５……電源端子、６……接地
端子、１０……インバータ回路、２０……
NAND回路。
論理ゲートのブロツク図、第２図は、従来の
TTLの一代表例を示す回路図、第３図は本発明
TTLの一代表例を示す回路接続図を示す。 符号の説明 R1〜R9……抵抗、Q1〜Q9……ト
ランジスタ、D1〜D8……ダイオード、１，２…
…入力端子、３……出力端子、４……インバータ
回路１０の出力部、５……電源端子、６……接地
端子、１０……インバータ回路、２０……
NAND回路。
Claims (1)
- １ 第１入力端子にベースが、接地端子にコレク
タが接続されると共に第１抵抗を介し電源端子に
エミツタが接続された第1PNPトランジスタを含
み該第1PNPトランジスタのエミツタを出力とす
る第１入力ゲート回路と、該第１入力ゲート回路
の出力に陽極が接続された第１ダイオードと、該
第１ダイオードの陰極にベースが接続されエミツ
タが第２のダイオードの陽極に接続された第
1NPNトランジスタを含み該第1NPNのトランジ
スタのコレクタを出力とし、該第２ダイオードの
陰極が接地端子に接続された第１出力回路からな
るインバータ回路と、第２入力端子にベースが、
接地端子にコレクタが接続されると共に第２抵抗
を介し電源端子にエミツタが接続された第2PNP
トランジスタを含み該第2PNPトランジスタのエ
ミツタを出力とする第２入力ゲート回路と、接地
端子にエミツタが接続された第2NPNトランジス
タを含む第２出力回路と、前記第2NPNトランジ
スタのベースにエミツタが、コレクタが第３抵抗
を介して電源端子に接続されると共に、ベースが
前記インバータ回路の出力および第３ダイオード
の陽極に接続された第3NPNトランジスタを含
み、該第３ダイオードの陰極が前記第２入力端子
に接続された位相分割段回路と、前記第２入力ゲ
ート回路の出力に陽極が、前記第3NPNトランジ
スタのベースに陰極が接続された第４ダイオード
からなるNAND回路より構成され、前記第
2NPNトランジスタのコレクタを出力端子とする
論理ゲート回路において、前記インバータ回路の
第1PNPトランジスタのエミツタに陽極が、前記
NAND回路の第2PNPトランジスタのエミツタ
に陰極が接続された第５ダイオードを有すること
を特徴とする論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3697581A JPH0249574B2 (ja) | 1981-03-13 | 1981-03-13 | Ronrigeetokairo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3697581A JPH0249574B2 (ja) | 1981-03-13 | 1981-03-13 | Ronrigeetokairo |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152230A JPS57152230A (en) | 1982-09-20 |
| JPH0249574B2 true JPH0249574B2 (ja) | 1990-10-30 |
Family
ID=12484749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3697581A Expired - Lifetime JPH0249574B2 (ja) | 1981-03-13 | 1981-03-13 | Ronrigeetokairo |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249574B2 (ja) |
-
1981
- 1981-03-13 JP JP3697581A patent/JPH0249574B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152230A (en) | 1982-09-20 |
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