JPH02500224A - コンピュータ・アドレス変換装置を備えたコンピュータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 コンピュータ・アドレス変換装置を備えたコンピュータ・システム 苫り泗り丑り舅【ごΣｊλシλコニ≦ダーーーレ　フ　ァ　レニン−入水出願は 、１９８７年３月３日付出願の米国特許出願第０２０９６４号の一部継続出願で ある。

先吐立且１ データ処理装置、即ちコンピュータの設計者は、これまで、例えば装置の物理的 アドレス空間の大きさを選択するに際しては設計−Ｅの妥協を甘受せねばならな かった。大きなアドレス空間を選択すれば装置のコストが増大してしまう、物理 的な配線や、駆動回路、コネクタ、並びにそれらの関連部品などの点数が必然的 に増加するばかりではなく、アドレス・データのサイズとこのアドレス・データ のために必要とされる格納容量もまた、必然的に増大するのである０例を挙げれ ば、３２ビツトのアドレス・データは１６ビツトのアドレス・データの２倍の格 納スペースを必要とする。しかしながら、装置のアドレス空間が余りにも限られ たものであったならば、高速アクセスと大容量メモリとを必要とする複雑な動作 を行なう際に、装置のパフォーマンスが悪化することになる。

この問題に対する１つの解決法として、メモリのマツピング、即ちページングを 行なうという方法がある。

この方法を用いた構成においては、マツピング・メモリ（ベージング・メモリと も言う）に、アドレスビットのうちの、拡張アドレス空間のための上位数桁のビ ットが格納される。−例を挙げれば、１メガバイトのメモリをアドレスすること のできる、２０ビツトのアドレス・バスを備えた装置であれば、追加の４ビット 分のアドレッシング機能を提供するマツピング・メモリと共に使用することによ って、１６メガバイトのアドレス空間に対応することができる。マツピング・メ モリにアクセスしてそこに格納されている上位４桁のアドレス・ビットを選択的 に変更できるようにするために、コンピュータのオリジナル・メモリないしはＩ １０アドレス空間の中の、あるロケーションがリザーブされる。一度それらのビ ットが選定されてマツピング・メモリの内部に書き込まれたならば、コンピュー タはそのオリジナル・アドレス・ラインを用いて、このマツピング・メモリ内に 格納されているそれらの上位アドレス・ビットによって規定される拡張メモリの ページ（即ち部分集合）の、その内部のいずれのロケーションでも、アドレスす ることができる。

ページをより細かく規定するために、コンピュータのオリジナル・アドレス・ビ ットとオーバーラツプする更に下位のアドレス・ビットまでを、併せてマツピン グ・メモリ内に格納させることも可能である。典型的な一例としては、オーバー ラツプするマツパ・アドレス・ビット（ｍａｐｐｅｒ　ａｄｄｒｅｓｓ　ｂｉｔ ）とコンピュータのアドレス・ビットとが互いに足し合わされ、それによって、 拡張メモリ空間の最終的なアドレスが得られるようになっている。

広く使用されているインテル（ＩＮ置）の８０８８型、並びに８０８６型の両マ イクロプロセッサは、基本的にはこの方式を採用している。２０ビツトで出力さ れる各々のアドレスは、１６ビツトのオフセット・アドレスと、このオフセット ・アドレスに対して相対的に４ビツト左ヘシフトされた１６ビツトのセグメント ・アドレスとの和である。これによって、大部分の命令が、１６ビツトのオフセ ット・アドレスを用いて、１つのセグメントの内部にある６４にのロケーション のうちの１つを参照することができるようになっている。また更に、追加の１６ ビツトのセグメント・アドレスを提供することによってセグメントの境界を変更 し、それによってアドレス空間の全体を、必要が生じたときにはいつでもｌメガ バイトにまで増大することができるようになっている。

より新しいインテルの８０２８６型マイクロプロセツサは、インテルの８０８６ 型マイクロプロセツサをエミュレートするリアル・モードと、アドレス空間を１ メガバイトから１６メガバイトへ拡張するプロテクト・モード（ｐｒｏｔｅｃｔ ｅｄ　ｍｏｄｅ）とのいずれのモードでも作動する。メモリ・チップの価格の低 下とソフトウェアの複雑化とによって、より大きなメモリ容量を使用することが 特表平２−５００２：２４　（８） 望まれているが、より大きなメモリ容量を使用することのできるプロテクト・モ ードは先行プロセッサとの間の互換性を持っていない、それゆえソフトウェアの 製作者は主としてリアル・モード用のソフトウェアを製作しており、それは先行 マシン（コンピュータ）との間の互換性を保つことによって、その製品のソフト ウェアが獲得できる市場規模をできる限り大きくしたいためである。

拡張されたメモリ空間は、多くの場合、例えばメモリを用いてディスクドライブ をシミュレートするＲＡＭディスク等の、特別な用途にのみ使用されている。

本発明のアドレス変換装置は、メモリ・アクセス変換機能を提供し、この変換機 能は、リアル・モードないしリアル・モードと互換性の有るモードで動作しつつ 、拡張メモリ空間に窓（ウィンドウ）を設定するものである。この装置は、ハー ドウェア割込みの処理との完全な互換性を保ちつつ、メモリ・ワードのアクセス のための機能についてばかりか、更にはダイレクト・メモリ・アクセスのための 機能についても、拡張メモリ空間の機能を完全に利用可能とするものである。

ｌ１立１ｊ 本発明に係るコンピュータ・システムは、ＣＰＵと、バス・コントローラと、■ １０コントローラと、コンピュータ・アドレス変換装置と、例えばＤＭＡコント ローラや割込みコントローラ等のＩ１０デバイスとを、含んでいる。適合性バス ・ネットワーク・システムが、コンピュータ・システムの内部で変換装置の切換 操作を行なっている。

この変換装置は、マツパＲＡ　Ｍ　（ｍａｐｐｅｒ　ＲＡＭ）　、ページ・レジ スタ、及びコントロール・レジスタを含み、このコントロール・レジスタは、変 換装置とこのシステムの種々の作動モードとを選択的にイネーブルする。４１個 のレジスタから成るページ・レジスタが、各ＤＭＡ転送チャネルの設定可能な１ ６Ｋ（キロバイト）ブロックのための、選択的なページ・アドレッシング機能を 提供している。

の　な書 以下に提示する詳細な説明を添付図面と併せてツ照することによって１本発明を 更に明瞭に理解することができよう、尚、添付図面において、 第１図は、コンピュータ・アドレス変換装置を備えた本発明に係るコンピュータ ・システムのブロック図、第２図は、第１図に示されたコンピュータ・システム に用いられている、コンピュータ・アドレス変換装置のブロック図、 第３図は、第２図に示されたコンピュータ・アドレス変換装置の出力部を、更に 詳細に示すブロック図、第４図は、第２図に示されたコンピュータ・アドレス変 換装置に用いられている、マツパＲＡＭのブロック図、 第５図は、第２図に示されたコンピュータ・アドレス・コンディショニング・シ ステムの内部の、出力アドレス信号を発生するためのロジック回路のブロック図 、そして、 第６図ないし第２０図は、前記コンピュータ・アドレス変換装置の具体的な構成 のブロック図である。

１紋立量ｊ 第１図に関し、本発明に係るコンピュータ・システム１０は、広く使用されてい るいＩ　Ｂ　Ｍ　（ＩｎｔｅｒｎａｔｉｏｎａｌＢｕｓｉｎｅｓｓ　Ｍａｃｈｉ ｎｅｓ、Ｉｎｃｏｒｐｏｒａｔｅｄ）製のＰＣＡＴコンピュータ・システムとの 互換性を持つように構成されている。このコンピュータ・システム１０は、イン テル（ＩＮ置）製の、８０２８６型のＣＰＵ１２並びに８０２８７型の数値演算 用コプロセッサ１４、それにクロック・ジェネレータ／バス・コントローラ１６ と、Ｉ１０コントローラ１８とを含んでいる。

クロック・ジェネレータ／バス・コントローラ１６は公称８メガヘルツのクロッ ク信号を送出すると共に、このシステム１０内のバス転送をイネーブルするため の、多くのゲーティング信号を送出する。このシステム１０における、タイミン グ並びに制御のための具体的な装置や手段は従来の一般的なものである。それゆ え判り易いように第１図には、重要なデータ信号経路並びにアドレス信号経路だ けが示されているが、当然ながら、必要な制御信号とゲーティング信号とが一般 的な方式で使われており、それによってシステムの作動が適切に維持されている 。

Ｉ１０コントローラ１８についても同様に、詳細な回路とそれに付随する制御信 号並びにゲーティング信号は図示されていない、それらは、適切な入力データ転 送と出力データ転送とが行なわれるように、一般的な方式で実施すれば良い、Ｉ １０コントローラ１８は、一般的なＩＢＭ（７）ＰＣＡＴページ・レジスタを含 んでいる。

インテル８０２８６型ＣＰＵ１２は、リアル、モードとプロテクト・モード（ｐ ｒｏｔｅｃｔｅｄ　ａｂｏｄｅ）とのいずれでも作動することができる。リアル ・モードにおいては、ＣＰＵ　１２はインテル８０８６型ＣＰ　ＩＪをエミュレ ートし、また１メガバイトのアドレス空間を持ち、そのうちの６４０キロバイト から上は、ＲＯＭ　ＢｉＯ２，ビデオ・バッファ、及びその他のシステム機能の ためにリザーブされている。

プロチクＩ・・モードにおいては、アドレス空間が１６メガバイトにまで増大さ れるが、ＣＰＵ１２は最早８０８６型やそれに類似したＣＰＵのために作成され たソフトウェアの大部分を実行することができない。従ってこれまでは、例えば 実際のディスクドライブをＲＡＭの速度でシミュレートするＲＡＭディスク等の 、数少ない特別の用途を除いては、この拡張されたメモリ空間を利用することは 容易でなかった、 それゆえこのシステムｌＯはコンピュータ・アドレス変換装置２０を含んでおり 、この変換装置２０は、ｌメガバイトのアドレス空間内のシステム・アドレスを 受け取り、それらのアドレスを１６キロバイトのブロック毎に選択的に変換する ことによって、１６メガバイトのアドレス空間とするものである。この変換は実 行中のプログラムに対するデータ独立性を有しており、従って旧型のＣＰＬＩの ために書かれたソフトウェアに対する互換性を保っている。この変換装置２０は 、１６にブロック内におけるＤ　Ｍ　Ａ　（ｄｉｒｅｃｔ　ｍｅ＋ｍｏｒｙ　ａ ｄｄｒｅｓｓ　）動作を選択的に変換する機能を持つと共に、ノンマスカブル・ インタラブド（ＮＭ　Ｉ　）ないしマスカブル・インタラブドの応答ルーチンを 実行する際にはメモリ・マツピングを選択的に禁止する。電源投入時には変換装 ＠２０はクローン・モード（ａｌｏｎｅ　ｍｏｄｅ）で作動し、このクローン・ モードにおいては８０２８６型ＣＰＵ１２の一般的なリアル・モードの作動が行 なわれる。しかしながら一般的なＣＰＵのＩ１０動作を利用してデータを所定の ボート・ロケーションに書込むことによって、この変換装置２０３はマツピング ・モードで作動することが可能となり、このマツピング・モードにおいては、Ｃ ＰＬＪ１２のメモリ・アクセスとＤＭＡアクセスとの双方が、１６にブロック毎 に、１メガバイトのメモリ空間内のあるアドレスから、１６に毎に境界を定めら れた１６メガバイトのメモリ空間内のあるアドレスへと、変換される。

最初に、このシステム１０のデータ経路について説明すると、１６ビツトのＣＰ 　ｔＪデータ・バス２６がゲート２８を介して２つのシステム・データ・バスに 接続されており、即ち、上位８ビツトのシステム・データ・バス（ＳＤ８〜５Ｄ １５）３０と、下位８ビツトのシステム・データ・バス（ＳＤＯ〜５ｒ）７）３ ２とに接続されている。ゲート３４が、これらの上位データ・バス３０と下位デ ータ・バス３２との間で選択的なデータの転送を行なえるようにしている。

ゲート３８が、システム・データ・バス３０と３２を対応するメモリ・データ・ バス（ＭＤ８〜Ｍｌ）　ｌ　５）４０とメモリ・データ・バス（ＭＤＯ〜ＭＤ７ ）４２に接続している。これらのメモリ・デ・−夕・バス４０と４２は更にデー タ格納表＠４４に接続されており、このデータ格納表Ｎ４４には、０〜６４０に のメモリ空間内のランダム・アクセス・メモリと、ＢＩＯＳＲＯＭと、拡張され たＩＭ−１６Ｍのメモリ空間内の拡張ＲＡＭとを含んでおり、それらは一般的な 方式で組み込まれている。

システム・データ・バス３２は更に、ゲート４６を介して局部Ｉ１０バス（ＸＤ Ｏ〜ＸＤ７）４８に接続すしており、この局部Ｉ１０バス４８は、ＤＭＡコント ローラ５０をはじめとする、このシステム１０の種々のＩ１０デバイスに接続さ れている０局部Ｉ１０バス４８に接続されているその他のデバイスには、パラレ ル／シリアル・ボート５２．７段階の優先レベルのインタラブド機能とそれらに 加えて１つのノンマスカブル・インクラブドの機能を有する割込みコントローラ ５４、それにキーボードコントローラ５６がある。その他の、例えばタイマ回路 やリアル・タイム・クロック回路等の回路も、この局部Ｉ１０バス４８に接続す ることができる。

ＣＰ　＋Ｊアドレス・バス（ＡＯＮＡ２３）６０が変換装置２０に接続されてお り、その中の下位ビットのための信号線（ＡＯ−Ａ１３）は更にゲート６２に接 続されている。これらの下位ビットは、１６にブロックの内部のアドレスを定め ている。アドレス変換が１６にブロック毎に行なわれるため、これらの下位ビッ トはアドレス変換を行なうには不要であり、それゆえそれらのビットは直接ゲー ト６２に接続することができる。

変換装置２０は、アドレスの変換された部分を変換アドレス・バス（ＴＡ１４〜 ＴＡ２３）６４へ送出し、この変換アドレス・バス６４はゲート６２とゲート６ ６とに接続されている。ゲート６６は、局部アドレス・バス（ＬＡ１７〜ＬＡ２ ３）６８との間の伝達の機能を果たしており、この局部アドレスバス６８は、適 切なＩ１０システム拡張ボードとの間の伝達の機能を果たしている。

ゲート６２は、システム・アドレス・バス（ＳＡＯ〜５Ａ１９）７４との間の伝 達の機能を果たしており、このシステム・アドレス・バス７４は更に、Ｉ１０ボ ードに接続されると共に、ゲート７０を介してＤＭＡアドレス・バス（ＸＡＯＮ ＸＡ１６）７２にも接続されている。信号ＳＡＯは、バス・コントローラ１６を 介してＣＰＵバス６０の信号ＡＯから伝達されている信号であり、そのためこの 信号を調節して、システム・データ・バスの上位ビット部分３０と下位ビット部 分３２との間のデータ・バイトのスワツピングに適合することができる。

アドレス・ビットＸＡｌ４〜ＸＡｌ６に対しては特別の扱いが必要とされ、なぜ ならば、ＤＭＡ転送動作には２つのタイプが存在するからである。ＤＭＡチャネ ル０、ｌ、２及び３は、６４にバイトのデータをアクセスすることのできるバイ ト・チャネルである。従ってアドレス・ビット１４と１５は、この６４にの空間 の内部の４つの１６にブロックのうちから１つのブロックを指定するビットであ る。ＤＭＡチャネル４．５及び６はワード・チャネル（２バイト・チャネル）で あり、１２８にバイトのデータをアクセスすることができる。従ってアドレス・ ビット１４．１５及び１６は、このアクセス可能なアドレス空間の内部の８つの １６にブロックのうちから、１つのブロックを指定するビットである。

ラッチ回路７６は、局部Ｉ１０データバス４８からデータを受取って局部Ｉ１０ アドレスバス７２へ送出する。ラッチ回路７６は更に、データバス４８をＤＭＡ 拡張バス（ＤＸ１４〜ＤＸ１６）８ｏに接続し、コノＤＭＡ拡張バス８０はＤＭ Ａアドレス・データ・ビットＤＸ　ｌ　４〜ＤＸ　１６を変換装ｆ！ｉ２０へ伝 達する。ゲート８２が、アドレス・ビットＤｘ１４〜ＤＸ１６をＣＰＵのアドレ ス＠Ａ　１４〜Ａ１Ｂへ選択的−二転送して変換装置２０へ入力させる。更にゲ ート８４が、変換されたアドレス信号ＴＡ１４〜ＴＡ１６を、ＤＭＡアドレスと して使用するために、バス８６上の信号経路ＸＡｌ４〜ＸＡｌ６へ落して戻して いる。

クローン・モードにおいては、総てのアドレスが変換装置２０の中を変換される ことなく通過し、従ってシステムは従来の８０２８６処理システムとして作動す る。

しかしながら、一旦、変換装置２０がマツピング・モードへ切換えられたならば 、メモリ・アドレスは１６にブロック毎に選択的に変換を受け、１６メガバイト のメモリ空間の中のいずれかのロケーションへと変換される。

最初の１メガバイトの内部の各々の１６にブロックを、個々に異なったロケーシ ョンへ変換することができる。

ｃｐｕがプロテクト・モード（ｐｒｏｔｅｃｔｅｄ　＋ｍｏｄｅ）で動作してお り、しかも１メガバイトより上のＣＰＵアドレスを送出している場合には、変換 は自動的にディスエーブルされる。ＣＰＵが割込み応答ルーチンを実行している ときには、変換装置がマツピングを選択的にディスエーブルするように、この変 換装置を制御することもできる０個々のＤ　Ｍ　Ａチャネル毎に、各々の１６に ブロックのための個別のページングの機能が備えられている。

個々のＤＭＡチャネル毎に、各々の１６にブロックのための個別のページングの 機能を選択的にイネーブルまたはディスエーブルすることもできる。

ＣＰＵがクローン・モード（無変換モード）でメモリのアクセスを行なっている ときには、ＣＰｔＪアドレス・バス６０が、ビットＡＯＮＡ１３をゲート６２を 介してシステムアドレスバス７４へ、そして更にデータ格納装置４４へと伝達し ている。上位アドレスビットＡＩ４〜Ａ２４は、変換装置ｔ２０の中を変換を加 えられることなく通過している。これらの上位アドレス・ビットは変換アドレス ・バス６４へ出力され、ゲート６２とシステム・アドレス・バス７４とを介して データ格納装置４４へ伝達されている。マツパ・モードがイネーブルされている ときには、アドレス・データの経路は、変換装置２０がアドレスバス信号ＡＩ４ 〜Ａ２４を選択的に変換することを除けば、基本的にこれと同一である。

システム制御がＤＭＡコントローラ５０に渡されると、Ｉ１０コ’、／トＴ：Ｊ −ラ１８が信号（−ＸＡＣＫ）を発生し％ＤＭＡアドレスを局部Ｉ１０バス（Ｘ ＡＯ〜ＸＡ１６）７２から、ゲート７０を介してシステム・アドレス・バス７４ へ送出する。ビットＤＸ１４〜ＤＸ１６はバス８０を介して直接、変換装置２ｏ へ入力され、一方ビットＡＸＩ〜ＡＸ１３は、ゲート７０を介してシステム・ア ドレス・バス７４へ送出される０選択的に変換されたアドレス・ビット１４〜１ ６は、バス（ＸＡ　１４〜ＸＡ　１６）　８６上へ出力され、コノバス８６は対 応する信号ＸＡｌ４〜ＸＡｌ６をバス７２上へ伝達する。更にこのアドレス・デ ータは、ゲート７０とシステム・アドレス・バス７４とを介して、データ格納装 置４４へ伝達される。

割込みが発生したならば割込みコントローラ５４が、割込み応答ベクタのアドレ スを指定するベクタ・タイプをＤＭＡデータ・バスＸＤＯＮｘＤ７上へ送出する 。

このベクタ・タイプは送出されたならば変換装置２０へ伝達されてそこに格納さ れる。このベクタ・タイプは、ゲート４６、システムデータバス３２、及びＣＰ Ｕデータ・バス２６を介して更にＣＰＵ　ｌ　２へも供給される。

ＣＰＵ１２は、割込み要求に応答するときには、このベクタ・タイプを左へ２ビ ツトだけポジションをシフトしたものを、アドレスとしてＣＰＵアドレス・バス ６ｏ上へ送出する０割込みベクタ・タイプのアドレスの変換の禁止が予め命令さ れている場合には、このバス６ｏからの入力が予め変換装置２０に格納されてい たベクタ・タイプと一致したなら、そのアドレスの変換は禁止される。これによ って、アドレスの変換がイネーブルされた後であっても、割込みベクタを伝統的 に用いられている物理的メモリ空間の最初の１キロバイトの中のロケーションに 、限定しておくことが可能となっている。

次に第２図及び第３図に関し、コンピュータ・アドレス変換装置２０は、入力デ ータ・バス１０２と出力データ・バス１０４とを介してデータを受取り且つ出力 しており、それらのバスはデータ・バス４８上の信号ＸＤＯ〜ＸＤ７に対して３ 状態語合をする。第２図には重要な信号経路のみが示されていることに注意され たい、一般的なエンコーディング、デコーディング、データ転送のためのゲーテ ィング、それにレジスタとフリップフロップとメモリセルのローディングが、シ ーケンス／コントロール・ロジック回路１０６の内部の一般的な回路で発生され る信号によって実行されている。それらの一般的な信号と回路とは図示してない が、それば、それらが図面を不必要に煩雑にするばかりで、本発明の理解に資す るものではないからである。

リード／ライト・コントロール・レジスタ１０８が、入力データ・バス１０２と 出力データ・バス１０４との間に接続されており、このコントロール・レジスタ １０８は、変換回路２０を制御するマスク・コントロールを提供するデータを格 納している。このコントロール・レジスタ１０８は、Ｉ１０１０内の４１０１− １のボートに置かれている。ビット５は常に「０」として読み取られる。ビット ５に「ｌ」と書き込んでおけば、それは、割込み要求に対する応答の実行中に割 込みベクタの動作を検出する機能をリセットする効果がある。ビット６と７は使 用されていない。

ビット０は、変換装置によるアドレス変換動作を選択的にイネーブルまたはディ スエーブルするビットである。「０」が変換動作をディスゴープルし、「１」が 変換動作をイネーブルする。ビットｌは、マツパＲＡＭ１１２の書込みプロテク ト・ビットである。「Ｏ」がこのＲＡＭを書込みに対してプロテクトし、ｒｌＪ が書込みを可能にする。ビット２が「０」であれば、これは割込みのリベクタリ ング（変換動作のイネ−ブリング）をディスエーブルし、一方「１」は割込みリ ベルタリングをイネーブルして、これによって、割込みアドレスがその他のアド レスと同様な変換を受けることがないようにしている。ビット３が「０」であれ ば、マツパＲＡＭ１１２の６４箇所の格納位置のうちの下位の組に対して活性化 、即ちアドレスが行なわれ、ｒｌＪであればこのマツパＲＡＭ１１２の６４箇所 のアドレスのうちの上位の組に対し活性化が行なわれる。

ビット４は、ｒＯＪにセットされたならば、データ格納装置４４の１メガバイト より上のアドレスに対するリード／ライト・アクセスをイネーブルする。「ｌ」 にセットされたならば、システム・メモリのり−ド／ライト信号が格納装置４４ から遮断され、この信号は更に、バス６０上のアドレス信号Ａ２０〜Ａ２３がｒ ｏｌでなければＩ１０ボードからも遮断される。ハードウェア・リセット回路が 、以上に説明したコントロール・レジスタをＯＯＨにセットする。

ＣＰｔＪ　１２は、割込みコントローラ５４からの割込み要求に応答するときに は、信号線上に割込み肯定応答信号Ｉ　ＮＴＡのパルスを２つ送出する。２つ目 のパルスが送出されたときに、割込みコントローラ５４がベクタ・タイプを局部 ｌ７１０データバス（ＸＤＯ−ＸＤ７）４８上へ送出する。このベクタ・タイプ は、データ格納装置４４内の、割込み応答ルーチンへのベクタ・ボインティング が格納されているスターティング・ロケーションを指定している。ＣＰＵ１２は このベクタ・タイプを読み込み、更にそれをアドレス線２〜９へ転送することに よって、ベクタ・タイプによって指定されたメモリ・ロケーションから始まる４ バイトのベクタな読み出す。

シーケンス／コントロール・ロジ・ツク回路の内部にあるベクタ・タイプ・ラッ チ・イネーブル・フリップ・フロップが、信号Ｉ　ＮＴＡが送出されるたびにセ ットされる。更に８ビツトの割込みベクタ・タイプ・ラッチ回路１１０が、入力 データバス１０２の内容をラッチする。

信号Ｉ　ＮＴＡの第２回目の送出時に５適切なベクタ・タイプ・データがデータ ・バスＸＤＯＮＸＤ７上に送出され、そして割込みベクタ・タイプ・ラッチ回路 １１０に格納される。

この後、ＣＰＵ　１２が何らかのアドレス信号を送出したときには、シーケンス ／コントロール・ロジック回路１０６がそのアドレスを、ラッチされているベク タ・タイプの値と比較する。ベクタ・タイプ・ラッチ・イネーブル・フリップフ ロップがセットされた状態にあるときに、ラッチされているベクタ・タイプの値 と一致するアドレスをＣＰＵ１２が送出した場合、或いは、ＣＰ　ＩＪ−から送 出されたアドレスが通常のＮＭＩ（ノンマスカブル・インタラブド）のベクタの 格納位置である８Ｈ−ＢＨを示しているときに、入力信号としてＮＭＩが入力し てきた場合には、常に、信号（ＶＥＣＣＯＭＰ）が発生さね、それによって、Ｃ ＰＵ１２が割込みベクタをアクセスしていることが表示される。

信号（ＶＥＣＣＯＭＰ）が真の状態にあり、且つメモリの最初のＩＫバイトの内 部にあるロケーションがアクセスされており、且つコントロール・レジスタ１０ ８のビット２がｒｌＪにセットされており、且つメモリ・アクセス・サイクルが 実行中であることを入力信号Ｍ／１０が示している場合には、続いて信号（ＩＮ Ｔ　ＭＡＰ　ＤＩＳ）が送出されてマツピングがディスエーブルされる。この信 号（ＩＮＴ　ＭＡＰ　Ｄｉｓ）が送出されているか、またはアドレス線Ａ２０− Ａ２３のうちの１本が活性化されていて１メガバイトより上のアドレスＭＡＰ） が発生されて、それによってマルチプレクサ１１６に対し、マツパＲＡＭ１１２ からのデータではなく入力アドレス・バス６０からのデータを通過させるように との命令がなされる。信号（ＤＩＳＡＢＬＥ　ＭＡＰ）は、コントロール・レジ スタ１０８のビット０がｒＯＪにセットされているか、または入出力動作の実行 中であることを信号Ｍ／１０が示している場合に、送出されている。

以上のようにして、２つの部分からなるプロシージャヲ用いてｃＰＵ　１２によ る割込みベクタの処理動作が検出されている。第１には、信号Ｉ　ＮＴＡのパル スを２つ送出することによって、或いはノンマスカブル・インタラブド信号ＮＭ Ｉの送出によって、割込みイネーブル状態が確立されなければならない０次に、 ＣＰＵ　１２が、マスカブル・インクラブドに対してはラッチされているベクタ ・タイプ・データに対応するロケーションをアクセスし、また、ノンマスカブル ・インタラブドに対しては８Ｈ−ＢＨの位置のうちの１つの位置をアクセスしな ければならない、インタラブド・イネーブル状態は、通常、割込み応答ルーチン によって、或いはコントロール・レジスタ１０８のビット５にｒｌＪを書込んで インタラブド・イネーブル・フリップフロップをリセットすることによって、或 いはシステム・リセット信号によって、終了される。ノンマスカブル・インクラ ブドの検出は、信号ＮＭＩが送出されない状態になるとディスエーブルされる。

ＤＭＡモード・レジスタ１１４は、Ｉ１０空間内の４２０Ｈのアドレスに置かれ た８ビツトのリード／ライト・レジスタである。ビットＯ〜６は、夫々ＤＭＡチ ャネルＯ〜３及び５〜７に対応している。所与のビットが「０」であればそれに 対応するＤＭＡチャネルがクローン・モード（無変換）で動作することになり、 一方、ｒｌＪは拡張モード（変換可能）を指定し、拡張モードにおいては、ＤＭ Ａページ・レジスタ１１８が上位１０桁のアドレス・ビットＸＡｌ４〜ＸＡｌ６ 及びＴＡ１７〜ＴＡ２３を送出し、拡張メモリ空間内の１６にブロックのデータ をアクセスする。モード・レジスタ１１４は、ハードウェア・システム・リセッ ト信号に応動して００Ｈにリセットされる。

Ｄ　Ｍ　Ａページ・レジスタ１１８は、ページ・マルチプレクサ１２０を制御す る信号ＡＣＫがシーケンス／コントロール・ロジック回路１０６の内部において 発生されたなら、ＤＭＡアドレスを発生する動作を行なうようにされている。信 号ＡＣＫは入力信号（−ＸＡＣＫ）の反転信号として発生され、この信号（−Ｘ ＡＣＫ）は、ＤＭＡ転送が行なわれており、且つキーボード５６からの信号（− ＥＮ　ＰＧ　ＲＥＧ）が活性状態であるロー状態のときに、コントローラ１６に よって発生されている。

ラスト・インストラクション・アドレス・レジスタ（最新命令アドレス・レジス タ）１２４は、インストラクション取出し入力信号ｌＮ５Ｆに応動して、インス トラクション取出しのためのメモリ・アクセス信号の、各々の上位８ビツトＡＩ ６〜Ａ２３を格納する。このレジスタ１２４はこの場合は使用されていないが、 その内容は４５０ＨのＩ１０ボートにおいて読み取ることができる。

ＤＭＡページ・レジスタは、実際には６４Ｘ１０のアドレッサブルＲＡＭで構成 されているが、そのうち実際に使用されるのは４１個のレジスタだけである。４ バイト巾のＤＭＡチャネルＯ〜３の各々に対して４個づつのページ・レジスタを 備えるために１６個のレジスタが使用されており、更に、３つのＤＭＡワード・ チャネル５〜７の各々に対して８個づつのページ・レジスタヲ備えるために２４ 個のレジスタが使用されている。リフレッシュはクローン・モードを強制される ため、１つのチャネルを使用するだけである。

書込み可能なりＭＡページ・アドレス・ラッチ回路１３０は、Ｉ１０空間内の４ ３０Ｈのアドレスボートに置かれており、ラッチしているアドレスをシーケンス ／コントロール・ロジック回路１０６へ伝達する。マルチプレクサが、ページＲ ＡＭのための６ビツトのアドレス入力をＤＭＡページ・レジスタ・アドレス・ラ ッチ回路１３０とＤＭＡアドレス・セレクション信号とのいずれかへ選択的に結 合させる。従ってページ・レジスタ１１８の４１個のレジスタの読出しないし書 込みが実行されるときには、まず第１に、所望のレジスタのＩ１０空間内のアド レスが４３０Ｈのボートに置かれているＤＭＡページ・アドレス・ラッチ回路１ ３０に書き込まれることによって、この所望のレジスタが選択される。

次に、選択されたレジスタは、４３１Ｈのボートにおいてアドレス・ビットＡＩ ６〜Ａ２３の読出しないし書込みが行なわれ、更に４３２Ｈのボートにおいてア ドレス・ビットＡ１４とＡ１５の読出しないし書込みが行なわれる（下位桁が先 である）、クローン・モードにおいては、これらのボートのアドレスは、ＩＭＢ がそのＰＣ−ＡＴシステムにおいて採用している標準的なアドレスの割当てと一 致するように、割り当てられる。即ち、バイト・チャネルＯ〜３に対しては８７ Ｈ１８３Ｈ１８１Ｈ１８２Ｈが、ワード・チャネル５〜７に対しては８８Ｈ，８ ９Ｈ，８ＡＨが、そしてＲＥＦＲＥＳＨに対しては８ＦＨが割り当てられる。

ページ・レジスタ１１８の６４Ｘ　１０のメモリの内部の同一のロケーションが 、クローン・モードでも使用され、また、拡張モードにおいても第１番目のレジ スタ（第１番目の１６にブロック）のために使用されていることに留意されたい 、しかしながら第２番目のＤＭＡページ・レジスタのアドレスは拡張モードのた めのレジスタに割り当てられており、従って、システムＩ１０動作によって、同 一の格納位置を２つの異なった方法でアクセスすることができる。それらのレジ スタ・アドレスはラッチ回路１３０に書き込まれ、それによってページ・レジス タ１１８の内部の適切なメモリ位置が選択される。

拡張モードにおいては、チャネルＯは４個のレジスタとして、０７Ｈ％　１７Ｈ ，２７Ｈ，それに３７Ｈにあるレジスタを使用している。チャネルｌは、０３Ｈ １１３Ｈ％２３Ｈ１それに３３Ｈにある４個のレジスタを使用している。チャネ ル２は、ＯＩＨ，ＩＩＨ１２１Ｈ，それに３１Ｈにある４個のレジスタを使用し ている。チャネル３は、０２Ｈ，１２Ｈ，２２Ｈ１それに３２Ｈにある４個のレ ジスタを使用している。チャネル５は、ＯＢＨ，ＩＢＨ，２８Ｈ，３８Ｈ，４８ Ｈ。

５ＢＨ，６ＢＨ，それに７８Ｈにある８個のレジスタを使用している。チャネル ６は、０９Ｈ，１９Ｈ。

２９Ｈ，３９Ｈ％４９Ｈ，５９Ｈ，６９Ｈ，それに７９Ｈにある８個のレジスタ を使用している。チャネル７は、ＯＡＨ，ＩＡＨ，２ＡＨ，３ＡＨ，４ＡＨ。

５ＡＨ，６ＡＨ，それに７ＡＨにある８個のレジスタを使用している。拡張モー ドでは、リフレッシュはＯＦＨにあるレジスタにおいてアドレスすることができ る。拡張モードにおけるアドレスは更に、４３０Ｈのアドレスポートに置かれて いるＤＭＡアドレス・ラッチ回路１３０にも書き込まれる。

ＤＭＡの転送が行なわれている間は、Ｉ１０コントローラ１８が信号ＤＡＫ４、 ＥＤＩ、及びＥＤ２を出力してＤＭＡチャネルのうちの１つのチャネル、または リフレッシュを選択している０選択コードとしては、チャネル３には０００が、 チャネルＯには００１が、チャネルｌにはＯｌＯが、チャネル２にはＯｌｌが、 チャネル７には１００が、リフレッシュには１０１が、チャネル５には１１０が 、そしてチャネル６には１１１が割り当てられている。

第１図及び第２図に関し、キーボード・コントローラ内のスペアの読取り書込み 可能なレジスタのロケーションは、そのビットＯが外部ページ・レジスタ・ビッ トとして指定されており出力信号（−ＥＮ　ＰＧ　ＲＥＧ）を発生する。その他 の格納ロケーションを使用しても良いのであるが、たまたまこのロケーションが スペア用に使用可能なのである。信号（−ＥＮ　ＰＧ　ＲＥＧ）は不活性状態で あるハイ状態に転じることによって、マツブト・クローン・モード（ｍａｐｐｅ ｄ　Ｃ１ｏｎｅ　ｍｏｄｅ　）となるように（ただしマツピングがイネーブルさ れていないときにはクローン・モードとなるように）命令し、これらのモードに おいては、ＤＭＡアドレスは、Ｉ１０コントローラ１８内部の読取り書込み可能 なペイジ・レジスタによって従来の一般的な方式で発生されており、また、変換 装置２０はＤＭＡ転送モードからはマスクされている。従ってあたかも通常のＣ ＰＵメモリのアクセスが実行されているかのような動作が行なわれており、また アドレスの変換は後に説明するような手順で行なわれている。マスキングが行な われるためには信号（−ＥＮ　ＰＧ　ＲＥＧ）がハイ状態にあるときに、正常な ＡＣＫ。

Ｉ　ＯＷ、並びにＩＯＲの信号がＩ１０コントローラ１８によって変換されて、 信号ＸＡＣＫ、Ｘ　Ｉ　ＯＷ、及びＸｌＯＲが発生される。マツブト・クローン ・モードにおいては、ゲート８２がアドレス信号ＤＸ１４〜ＤＸ１６をＡ１４〜 Ａ１６へ結合シテおり、更に、ゲート８４が出力信号に作用してＴＡ１４〜ＴＡ １６をＸＡｌ６〜ＸＡｌ６に結合しテイル。

信号（−ＸＡＣＫ）＝−（ＲＥＦＲＥＳＨ＋ＥＮ　ＰＧ　ＲＥＧ−ＡＣＫ）−（ １）この式は、信号（−ＥＮ　ＰＧ　ＲＥＧ）が活性状態であるロー状態となる までは、信号ＲＥＦＲＥＳＨは変換装置へと通過できるが、ＤＭＡ転送が実行さ れていることを示すＡＣＫ信号は遮断されているということである。

ＤＭＡ転送が実行されている間は、ポート信号と書込み信号とがＡＣＫ信号によ って遮断されており、それによって変換装置２０によるＩ１０１００ポートのア クセスが阻止されている。これに関する式は以下のとおりである。

（−ＸＩＯＲ）＝−Ｃｌ０Ｒ−−ＡＣＫ）　−（２）（−Ｘ　Ｉ　０Ｗ）＝−（ Ｉ　ＯＷ・−ＡＣＫ）　−（３）ＤＭＡページ・レジスタの諸モードは、信号（ ＥＮ−ＰＧ　ＲＥＧ）の状態に従って要約することができる。

信号（ＥＮ　ＰＧ　ＲＥＧ）が不活性状態にあるとき４こは、Ｉ１０コントロー ラ１８は従来の一般的な方式で動作して各々のＤＭＡアドレスの上位アドレス・ ビットを送出している。コントロール・レジスタ１０８によってマツピング動作 がイネーブルされていれば、マツブト・クローン・モードが確立されおり、ＤＭ Ａアドレスはその他のアドレスと共にマツピングされる。マツピング動作がイネ ーブルされていない場合には、クローン・モードの動作によって、ＩＢＭのＰＣ ＡＴコンピュータがエミュレートされる。

信号（ＥＮ　ＰＧ　ＲＥＧ）が活性状態にあるときには、Ｉ１０コントローラ１ ８からの上位アドレス・ビットの送出は禁止されており、それらの上位ビットは ＤＭＡページ・レジスタ１１８から送出されていて、また、ＤＭＡアドレスのマ ツピングは総て禁止されている。活性状態にあるＤＭＡチャネルがＤＭＡモード ・レジスタ１１４内の対応するビットによってイネーブルされている場合には、 モード動作が行なわれ、各々のチャネルのための８個のレジスタ（バイトチャネ ルであるＤＭＡチャネルについては４個のレジスタ）が、１６にブロック内のペ ージング機能を果たす、所与のチャネルがＤＭＡモード・レジスタによってイネ ーブルされていない場合には、スペシャル・クローン・モードによる動作が実行 される。スペシャル・クローン・モードは機能的には１つ相違点を除いてクロー ン・モードと同一であり、その相違点とは、上位アドレス・ビットがＤＭＡぺ− ジ・レジスタ１１８の部分集合によって発生されるということであり、この部分 集合は、各々のＤＭＡチャネル毎に１つのレジスタ有する集合である。このレジ スタの部分集合に対しては％　Ｉ１０コントローラ１８内の一般的なページ・レ ジスタに対して一般的に割り当てられているＩ１０ポート・アドレスと同一のＩ １０ボート・アドレスが割り当てられており、従って同一のデータを格納するこ とになるため、システムの動作は機能的にはクローン・モードにおける動作と同 一となる。

マツブト・クローン・モードにおいては、ＤＭＡアドレスはＩＢＭのＰＣ−ＡＴ コンピュータにおけると同様にして発生されている。Ｉ１０コントローラ１８の 内部の一般的なページ・レジスタが、アドレス・ビットＡＩ４〜Ａ２３（ただし ワード転送の場合にはＡＩ７〜Ａ２３）をバス６０上に、コンピュータ・アドレ ス変換装置２０に宛て送出する。アドレス信号Ａ１４〜Ａ１５（ワード転送の場 合にはＡ１４〜Ａ１６）は、活性状態にあるＤＭＡコントローラから、局部Ｉ１ ０バス４８を介してラッチ回路７６へ送出される。これらの信号はこのラッチ回 路７６から、バス８０、ゲート８２、及びバス６０を介して、コンピュータ・ア ドレス変換回路２゜へ転送される。アドレス信号ＡＯ〜Ａ７（ワード転送の場合 にはＡＩＮＡ８）は、活性状態にあるＤＭＡコントローラ５０からＸＡバス７２ へ送出される。アドレス信号Ａ８〜Ａ１３　（ワード転送の場合はＡ９〜Ａ１３ ）は活性状態にあるＤＭＡコントローラ５０から、バス４８を介してラッチ回路 ７６へ、そしてそこからバス７２へ送出される。

次にコンピュータ・アドレス変換装置２０が、供給されたＤＭＡアドレス信号を 、あたかもその信号がＣＰＵから供給されたアドレス信号であるかのように変換 する。上位アドレス信号ＴＡ１４〜ＴＡ２３はバス６４へ出力され、そしてゲー ト８４とバス８６が、また更にＸＡバス７２上のボジシ：ｌ　ンＸＡ　１４〜Ｘ Ａ　１６カ、　；−れらの信号に接することができるようになっている。従って これらの信号は、ラインＸＡＯＮＸＡ１３上の信号ＡＯ−Ａ１３と共に、ゲート ７０において得られるようになっている。

活性状態であるロー状態の信号（−ＥＮ　ＰＧ　ＲＥＧ）の送出によって内部ペ ージング動作が起動されたときには、ＤＭＡモード・レジスタが、各チャネル毎 に個別に、スペシャル・クローン・モードで動作が行なわれているのかそれとも 拡張モードで動作が行なわれているのかの判定を行なう、チャネル選択信号ＤＡ Ｋ４、ＥＤＩ、及びＥＤ２が、選択信号として８対ｌマルチプレクサへ入力され 、このマルチプレクサはＤＭＡモード・レジスタ１１４からの出力を受取ってい る０選択されたマルチプレクサの出力信号によって、そのとき選択されているチ ャネルにおいてスペシャル・クローン・モードと拡張モードとのいずれが実行さ れているのかが判定される。リフレッシュのためには、常にクローン・モードが このマルチプレクサに入力されている。

スペシャル・クローン・モードと拡張モードとのいずれにおいても、コンピュー タ・アドレス変換装置２０はＤＭＡページ・レジスタ１１８から得られる上位ア ドレス信号を送出することによって、ＤＭＡアクセスに応答する。これらの送出 されたＤＭＡアドレス信号が更にマツピングされることはない、信号ＸＡＯ−Ｘ Ａ１３　（ワード転送の場合はＸＡｌＮＸＡ１３）がＤＭＡコントローラ５０に よってＸＡバス７２上に送出され、これらの信号はコンピュータ・アドレス変換 装置２０によって変換を受けることはない、スペシャル・クローン・モードにお いては、上位アドレス信号ＴＡ１６〜ＴＡ２３（ワード転送の場合はＴＡ１７〜 ＴＡ２３）が、選択されたＤＭＡページ・レジスタ１１８から送出される。拡張 モードにおいては、上位アドレス信号ＸＡｌ４〜ＸＡｌ６とＴＡ１７〜ＴＡ２３ とはＤＭＡページ・レジスタ１１８から送出される。

中位ビットは、クローン・モードと拡張モードとでは異なった扱いをされている 。クローン・モードにおいては、信号ＤＸ１４〜ＤＸ１５（ワード転送の場合に はＤｘ１４〜Ｄｘ１６）は、Ｘ　Ａ　／＜　ス（７）　（ｌ’　クショ：／　８ ６及びセクション７２の上の出力線ＸＡｌ４〜ＸＡ１５（ワード転送の場合には ＸＡｌ４〜ＸＡ　１６）へ転送される。拡張モードにおいては、アドレス信号Ｄ Ｘ１４〜ＤＸ１５（’７−ド転送の場合にはＤＸ　１４〜ＤＸ　１６）は、４個 のページ・レジスタのうちから（ワード転送の場合には８個のページ・レジスタ のうちから）その時点で活性化されているＤＭＡチャネルに表示されている１６ にバイトのページに対応する１つのレジスタを選択するために、使用される。ゲ ート８２とゲート８４とは以上のいずれの作動モードが実行されている間も、中 位ビットの転送を遮断している。

ＤＭＡ動作の実行中にＤＭＡページ・レジスタ１１８の内部の６４Ｘ　ｌ　Ｏの ＲＡＭをアドレスする際には、そのために必要な６ビツトのうちの３ビツトが、 チャネル選択信号ＤＡＫ４、ＥＤＩ、及びＥＤ２によって与えられ、また、受取 ったアドレスビットＤＸ１４〜ＤＸ１６（バイｌ−ＤＭＡ（１）場合にはＤｘ１ ４〜Ｄｘ１５）によって残りの３つのビットが与えられる。信号ＤＸ１４〜ＤＸ １６は信号（ＥＸＰ　ＲＥＧ　ＥＮ）によってゲーティングされており（第５図 委照）、スペシャル・クローン・モードのときにのみ、ＸＡｌ４〜ＸＡｌ６とし て出力され、一方、ページ・レジスタからの信号ＰＡ１４〜ＰＡ１６は、拡張モ ードのときに送出されるように、ゲーティングがなされている。信号ＤＸ１６は 更に、ワード転送のときにのみ有功となるように信号ＤＡＫ４によってゲーティ ングされている。

Ｉ１０コントローラ１８は、信号ＸＡＣＫを送出してＤＭＡ要求に対して肯定応 答を行なうときには、もし信号（ＥＮ　ＰＧ　ＲＥＧ）が不活性状態であれば、 更にアドレス信号Ａ１７〜Ａ２３（バイト転送の場合にはＡ１６〜Ａ２３）を併 せて送出し、これらのアドレス信号はマルチプレクサ１１６を介してＴＡ１７〜 ＴＡ２３（バイト転送の場合にはＴＡ１６〜ＴＡ１７）へ伝達される。ＤＭＡコ ントローラ５０は、バイト転送のためには信号ＸＡＯ〜ＸＡ７を、またワード転 送のためには信号ｌＡｌ−ＸＡ３　（ビットＯは「０」と見なされる）を、局部 アドレスバス７２上へ送出する。信号Ａ８〜Ａ１５　（ワード転送の場合にはＡ ９〜Ａ１６）はＸＤデータバス４８上へ送出され、更にラッチ回路７６によって 保持されることによって、バス７２とバス８０とへ供給される。

ラッチ回路７６は、バイトＤＭＡのためには信号ＸＡ８〜ＸＡ１３を、またワー ドＤＭＡのためには信号ＸＡ９〜ＸＡ１３を、夫々ＸＡバス７２上へ送出する。

ラッチ回路７６は更に、信号１４と１５を（ワードＤＭＡの場合には更に信号１ ６をも）、ＤＸバス８゜を介して変換袋＠２０へ伝達する。クローン・モードと スペシャル・クローン・モードとにおいては、ビットＤＸ１４とＤＸ１５（ワー ド転送の場合にはＤＸ１４〜Ｄ　Ｘ　１６　）　カ、ＸＡｌ４とＸＡ１５（ワー ド転送の場合はＸＡｌ４〜ＸＡ　１６）へ転送される１選択されたチャネルの第 １番目のページ・レジスタのビットＯが、バイト転送のための出力信号ＸＡｌ６ を決定する０以上の信号は、ゲート７０を介して、信号ｘＡＯＮｘＡ１３と共に システム・バス７４へ送出される。拡張モードにおいては、変換装置はアドレス 入力信号ＸＡｌ４とＸＡ１５を用いて（ワード転送の場合には更にＸＡｌ６も用 いて）各々のチャネルに備えられた４個のレジスタのうちから（ワードチャネル については８個のレジスタのうちから）１つのレジスタを選択して、その選択し たページ・レジスタから上位ｌＯビットを読み出す、それらはＸＡｌ４〜ＸＡｌ ６、及びＴＡ　１７〜ＴＡ２３と１．て送出される。

アドレス・ラッチ回路１３２は、次々と入力してくるアドレス信号ＡＯ〜Ａ１５ の各々をラッチして、デコーディングないし論理処理のためにそれらの信号を保 持する回路である。これは、重要なデータの流れの制御に寄与するものではない 。

マツパＲＡＭ１１２は、第４図に更に詳細に示されており、２つのメモリ・セク ション１４０と１４２を含んでいる。メモリ・セクション１４０は１２８Ｘ８の メモリ、またメモリ・セクション１４２は１２８Ｘ４のメモリであり、併せて１ ２８Ｘ１２の容量を提供している。

アドレス入力信号はマルチプレクサ１４４から供給されており、このマルチプレ クサ１４４は、へ入力部がアドレス・ラッチ回路１４Ｂの出力部に接続されてお り、Ｂ入力部が信号（ＭＡＰ　ＰＧ　５ＥＬ）と入力アドレス信号Ａ１４〜Ａ１ ９とに接続されている。信号（ＭＡＰ　ＰＧ　５ＥＬ）はコントロール・レジス タｌＯ８のビット３に従って送出されている。これによって、コントロール・レ ジスタ１０８の中の１つのビットを変更するだけで、６４個のレジスタの上位バ ンクと下位バンクとの間の状況のスワツピングが可能となっている。

Ｂ入力部の下位６ビツトは、入力アドレス信号Ａ１４〜Ａ１９を受取っている。

マツパＲＡＭ１４０．１４２に対して読出しないし書込みを行なうためには、最 初に、Ｉ１０１００４４０Ｈのボート・アドレスに書込みを行なうことによって 、アドレス・ラッチ回路１４６に、該当するアドレスＯ〜１２７が書込まれるよ うにする。シーケンス／コントロール・ロジック回路がこのボート・アドレスを デコードし、必要条件が総て満たされていたならばＩ１０１０上Ｘｌ０Ｗ信号と に応答してラッチング信号（−ＷＲＭＡＰ　５ＥＬ）を送出する。これによって データが、入力データ・バス１０２からアドレス・ラッチ回路１４６の内部にロ ードされる。

次に、ＲＡＭ１１２それ自身が、下位モジュール１４０のためにはボート４４１ 　Ｈを、また、上位モジュール１４２のためにはボート４４２Ｈを、夫々アドレ スする。これらのボートのうちのいずれかが適切にデコードされたなら、信号（ −ＭＡＰ　Ｃ３）が送出されて、アドレス・ラッチ回路１４６の内容をこのＲＡ Ｍのモジュール１４０と１４２のアドレス入力部へ転送する。書込みが行なわれ る場合には、書込みマツプ信号ＷＭＬＯないしＷＭＨＩが発生され、これによっ て入力データバス１０２の信号が選択されたアドレス・ロケーションにロードさ れる。読出しが行なわれる場合には、選択されたロケーションの出力が、不図示 のゲーティング回路によりゲーティングされて出力データバス１０４上に送出さ れる。

通常のメモリ・アクセス動作が行なわれているときには、マルチプレクサ１４４ は信号（ＭＡＰ　ＰＧ　５ＥＬ）とアドレス信号５Ａ１４〜５Ａ１９とを、ＲＡ Ｍ１１２のモジュール１４０，１４２のアドレス入力部へ転送している。マツピ ングされ変換された、マツブト変換アドレス信号ＭＴＡ　１４〜ＭＴＡ２３は、 バス・マルチプレクサ１１６（第３図）へ送出される。信号ＭＴＡ　１４〜ＭＴ Ａ１６はシーケンス／コントロール・ロジック回路１０６へ伝達され、信号ＸＡ ｌ４〜ＸＡｌ６を発生させるために使用される。

書込みプロテクト信号（ＷＲＰＲＯＴ）は更に、シーケンス／コントロール・ロ ジック回路１０６へも伝達され、この信号（ＷＲＰＲＯＴ）が活性状態であるハ イ状態にあるときには、書込み信号ＸＧＭＷの出力は禁止されている。存在して いないメモリ出力と、書込みプロテクト・イネーブル信号（ＥＮ　ＷＲＰ）との 間でＡＮＤがとられ、この信号（ＥＮ　ＷＲＰ）は変換装置２０が活性状態にあ るときに発生されている信号である、このＡＮＤ操作により得られるＮＰ信号は 、出力信号として送出されるが、この構成例においては使用されていない。

信号ＸＡｌ４〜ＸＡｌ６の発生はＤＭＡ転送のために複雑化されており、それゆ え第５図にそれらの信号の発生を更に詳細に示す、信号ＡＣＫがハイ状態にあっ てＤＭＡ転送が実行中であることを示しており、且つ、信号（−ＸＭＳＴ）が不 活性状態であるハイ状態にあって拡張バス（この場合は使用されていない）が制 御された状態にはないことを示しているときに、変換出力バッファ１５２が、信 号をゲーティングして送出する。

ＤＭＡチャネルｌから入力しているアドレス入力信号ＡＥＮＩがロー状態にあれ ば、ページ・レジスタ１１８の出力信号ＰＡ１６が自動的に１８号ＸＡｌ６の信 号源となる。もし信号ＡＥＮＩがハイ状態にあれば、信号ＸＡｌ６は信号ＸＡｌ ４及びＸＡ１５と共に、マルチプレクサ１５４の出力信号に従って定まる。マル チプレクサ１５４は、六入力信号として入力データ信号ＤＸ１４〜ＤＸ１６を、 またＢ入力信号と１−、てページ・レジスタ１１８のデータ信号ＰＡ１４〜Ｐ１ ６を、夫々受は取っている。マルチプレクサ１５４へ入力する選択信号は信号（ ＥＸＰ　ＲＥＧ　ＥＮ）Ｌ：従って定まり、この信号（ＥＸＰ　ＲＥＧ　ＥＮ） ！；ｉ、活性化した状態にあるＤＭＡチャネルに関して拡張モードが完全にイネ ーブルされているか否かを示すための信号として、８対１マルチプレクサ１５６ から取り出される信号である。この８対ｌマルチプレクサ１５Ｂは、ＤＭＡモー ド・レジスタ１１４から７つのＥＰ入力信号を受け取っている。

入力している３つの選択信号Ｐ　Ａ４〜ＰＡ２は、肯定応答信号ＡＣＫと、ＤＭ Ａチャネルのアドレス信号ＤＡＫ４．ＥＤＩ、並びにＥＤＯと、ページ・メモリ ・アドレス信号ＰＡＯ〜ＰＡ３とをデコードした結果に応じて決定される信号で ある。

信号ＰＡＭＯ〜ＰＡＭ３はマルチプレクサ１６０によ・）で発生されており、こ のマルチプレクサ１６０は・六入力信号としてアドレス・ラッチ回路１３２から 信号ＬＡＯＯ−ＬＡＯ３を、またＢ入力信号としてＤＭＡアドレス・ラッチ回路 １３０から信号ＰＧＯ−ＰＧ３を、夫々受は取っている。マルチプレクサ１６０ の八人力信号１オ信号８０Ｈによって選択される。この信号８０Ｈは信号ＡＣＫ がロー状態にあり、且つ、アドレス・ラッチ回路１３２の信号１−Ａ７がハイ状 態に、信号ＬＡ５、ＬＡ６、ＬＡ８、ＬＡ９、及びＬＡＩＯがロー状態にあると きに５活性状態となる。この信号８０Ｉ（は従って、１３０Ｈから９　Ｆ　Ｈま での通常のページ・レジスタ用ボート・アドレスのうちの１つのボート・アドレ スが、アクセスされていることを示す信号である。

アドレス変換装置２０の具体的な構成が、第６図へ・第２０図に詳細に示されて おり、これより、それらの図について説明をする。マツパＲＡＭ１１２とこのマ ツパＲＡＭに関連した制御回路が第６図に示されている。

ロジック・ブロック６０２が、アドレス・バスＡＯＯ〜Ａ２３からシステム・ア ドレス入力信号ｌＡ２３〜ｌＡ２０を、信号ＤＩＳＡＢＬＥ　ＭＡＰ及び割込み リベクタリング信号ＩＮＴ　ＭＡＰ　ＤＩＳと共に受取っている。このロジック ６０２は以下の出力信号を発生ずる。

ｌＡ２０Ａ＝ＩＡ２０　・　ｌＡ２０Ｇ　−（４）ＧＴ　Ｉ　ＭＧ＝　Ｉ　Ａ２ 　ＯＡ・ｌＡ２１・　ｌＡ２２　・　ｌＡ２３　−（５）Ｎｏ　ＭＡＰ＝（ＤＩ ＳＡＢＬＥ　ＭＡＰ十ＩＮＴ　ＭＡＰＤＩＳ ＋ＧＴ　Ｉ　ＭＧ）　−＝−（６） ＥＮ　ＷＲＰ＝−Ｎｏ　ＭＡＰ　−〜（７）アドレス・マルチプレクサ１４４が 、マツパＲＡＭ１１２のモジュール１４０と１４２へのアドレス入力を駆動して いる０通常動作の実行中には、マルチプレクサ１４４はシステム入力アドレス信 号ｌＡｌ９〜ｌＡｌ４を入力端子ＢＩＮＢ６で、そして制御レジスタ１０８のＬ ）を入力端子Ｂ７で受取っている。これらの信号はアドレス信号ＭＣＡ６〜ＭＣ ＡＯとして、マツパＲＡＭのモジュール１４０と１４２へ伝達されている。

一方、ＲＡＭアドレス・うｓ７チ１４６はシステム・デ・−り・バスから該当す るアドレスを受取っており、このアドレスは、適当ななＩ１０空間アドレス（４ ４０ｈ）のデコーディングの際に信号（−ＷＲＭＡＰ　Ｓ　ＥＬ）が発生される とう・ノチさオ］る。続いてマツパＲＡＭのセクション１４０と１４２の一方に 関するアドレスがデコーディングされる際に信号（−ＭＡＰ　Ｃ３）が発生され 、それによつでマルチプレクサ６０６が、ラッチ６０４に格納されているデータ をＲＡＭセクション１４０とＸ４２ヘアドレスとして転送する。ラッチ６０８と ６１０は、適当なｌ／′０空間アドレスのデコーディングによって信号（−１） ＡＴＡ　ＥＮ）及び信号（＝ＲＤ　ＭＡＰ　ＬＯ）、または信号（＝ＲＤ　ＭＡ Ｐ　Ｈｌ）が発生されたときに、ＲＡ　Ｍセクション１４０．１４２からのデー タ出力をラッチする。ぞれによってゲート６ｉ２．６１４（これらのゲートは、 ゲート信号によりイネーブルされたときに各ラッチの出力信号をゲーティングす る単なるＮＡＮＤゲートにより構成することができる）が、該当する信号グルー プＸＤ７Ａ〜Ｘ　Ｄ　ＯＡ　＊　タハＸ　Ｄ　３　Ｂ　−Ｘ、　Ｄ　ＯＢを転送 して、出力データ・バス１０４上へ送出する。

ＤＭＡレジスタ１１８の制御ロジックが第７図に示されており、これより同図に ついて説明する。アドレス・ロジック７０２は、以下のロジック関係式に従って ページ・レジスタ・アドレス信号Ａ５〜ＡＯを発生する。

ＰＡ５＝−ＡＣＫ・　（ＰＭＡ６） ＋ＡＣＫ−（ＩＤＡＫ４−ＥＸＰ　ＲＥＧ　ＥＮ−ＩＤＸ１６）　−（８） ＰＡ４＝−ＡＣＫ・　（ＰＭＡ３） ＋ＡＣＫ・　（Ｉ　ＤＡＫ４）　−（９）ＰＡ３＝−ＡＣＫ・　（ＰＭＡＯ・− ＰＭＡ２）＋ＡＣＫ・（ＩＥＤＩ）　−（１０） ＰＡ２＝−ＡＣＫ・　（ＰＭＡＯ−ＰＭＡ　１・ＰＭＡ　２　＋ＰＭＡＯ・−Ｐ ＭＡ　Ｉ・−ＰＭＡ２）＋ＡＣＫ・　（ｒ　ＥＤＯ）　−（１１）ＥＮ）−（１ ２） ＥＮ）　−（１３） 以上から分るように、ＡＣＫが活性状態にあるときには、アドレス入力はＤＭＡ チャネル特定信号Ｉ　ＥＤＯ。

ＩＥＤＩ、並びにＩ　ＥＤ４により駆動されて８本の別々のチャネルに関連付け られた最大８組までのレジスタ・セットの中から１組のレジスタ・セットが選択 され、また更に、このアドレス入力は中位入力アドレス信号Ｉ　ＤＸ　１４〜Ｉ ＤＸ１６によっても駆動され、それらの信号は選択された組のレジスタの中から １個のレジスタを選択するものである。信号Ｉ　ＤＡＫ４は２バイト・チャネル を特定すると共に、シングル・バイト・チャネルのいずれかが選択されていると きにはアドレスＡ５の信号ＰＭＡＯを遮断する。

ＤＭＡアクセスが実行中でなければ、信号ＡＣＫは不活性状態にあり、そのため ページ・レジスタ１１８へのアドレス入力は、Ｉ１０空間アドレスに応じた信号 ＰＭＡＯ〜ＰＭＡ６によって駆動されている。

Ｉ１０アドレス空間デコーダ・ロジックが第８図に示されており、このデコーダ ・ロジックはデコーダ８０６を含み、このデコーダ８０６はその入力として、ア ドレス・ラッチ１３２から、ラッチされたアドレス信号Ｌ　Ａ　Ｏ６〜ＬＡＯ４ を受取っている。ゲート人力Ｇｌは信号ＬＡＩＯにより駆動され、一方、反転ゲ ート信号は以下の機能を有するロジック回路８０２からの信号（−Ｄ　Ｉ　Ｇ２ Ａ）及び信号（−Ｄ２Ｇ２Ｂ）により駆動されている。

−Ｄ　Ｉ　ＣＩ　Ａ＝−［（−ＡＣＫ）　・　（ＬＡ　１５）　・（−ＬＡ　１ ４）　・　（−ＬＡ１３）　・（−ＬＡ１２）　・　（−ＬＡＩＩ）］−Ｄ２Ｇ ２Ｂ＝−［（−ＬＡＯ９）　・　（−ＬＡＯ８）　・（−ＬＡＯ７）］　−（１ ５） 従ってデコーダ８０６は、ＬＡ１０＝Ｏ（４００ＨｅＸ）であり、しかもＬＡ１ ５〜ＬＡＩＩ及びＬＡＯ９〜ＬＡＯ７が全てｒＯＪであるときに、信号ＬＡＯ６ 〜ＬＡＯ４をデコードするように動作する。

ロジック回路８０４は以下のように信号（−ＥＮ　ＰＧＬＯＷ）を発生する。

−ＥＮ　ＰＧＬＯＷ＝−（−ＥＸＰ　ＲＥＧ　Ｅ　Ｎ　−−ＩＸＩＯＷ−−８０ Ｈ−（−ＬＡＯＯ−ＬＡＯ２＋ＬＡＯｌ　−ＬＡＯ２＋−ＬＡＯＯ・−ＬＡＯＩ ））ＡＮＤゲート８１４がこの信号を、信号（−ＬＡ４３１Ｗ）と組合わせてお り、それによって、ページ・レジスタ１１８のセクションのうちのアドレス線Ｔ Ａ２３〜ＴＡ１７を駆動しているセクションの書込みイネーブルが、そのセクシ ョンのための直接Ｉ１０空間アドレスに応答して、または、ＣＰＵがクローン・ モードで従来のシステム・ページ・レジスタを、ないしはスペシャル・クローン ・モードでマツチング・レジスタの一方をアドレスするときに、行なわれるよう になっている。更に詳細に説明すると、（ＷＰ　ＰＧ　ＬＯ）が活性状態となる のは、拡張モードが特定のチャネルについて不活性状態となっているときであっ て、しかも、ｌＸｌ０Ｗ（活性状態であるロー状態の信号）がＩ１０書込みが実 行中であることを表示しているときであって、しかも、信号８０Ｈ（活性状態で あるロー状態となっている）が８０Ｈ〜８ＦＨの１つのアドレスを表示している と共に、この領域におけるＩ１０ロケーション０，８．４、Ｃ，５、Ｃ，６、Ｅ のうちの１つが、アドレスされていない状態にあるときである。信号（−ＷＲＰ Ｇ　ＬＯ）は従って、拡張モードにないときには各チャネルの第１番目のレジス タへの書込みをイネーブルしており、これによってこのレジスタが、スペシャル ・クローン・モードにおける対応するシステム・レジスタを、エミュレートする ことができるようになっている。

ロジック回路８２０は、信号（ＩＭＩＯ）（メモリの１０が活性化されているこ とを表わす）、信号（ＩＸｌｏＲ）（１０読出しが活性化されていることを表わ す）、信号（ＧＴＩＭＧ）＜１メガバイト以上であることを表わす）、及び信号 （−ＬＡ２０Ｈ）（アドレス２０Ｈ〜２ＦＨを表わＩｊ）を受取り、そしてそれ らに応答して以下の信号を発生する。

＝−（ＩＭ　１Ｏ−ＥＮ　ＭＡＰ）−（１７）ＸＥＥＮ＝−（ＬＡ２０Ｈ−−Ｉ ＸＩＯＲ）−（１８）ＸＦＥＮ＝−（ＬＡ　１０Ｈ−−Ｉ　Ｘ　Ｉ　０Ｒ）−（ １９）ＤＭＷＲ＝ＧＴＩＭＧ−ＤＷＩＭ　−（２０）ｆｇ号（Ｄ　Ｉ　５ＡＢＬ Ｅ　ＭＡＰ）は、信号（Ｉ　Ｘ　Ｐ　）（第３図）のディスエーブル信号として 利用され、マツピングＲＡＭから送出されるデータのゲーティングを行なう、信 号（ＸＥＥＮ）　と信号（ＸＦＥＮ）と＋；ｉ、ＤＭＡモード・レジスタ１１４ 及び制御レジスタｌｏ８の内容を出力データ・バス１０４上へ送出する際のゲ・ −ティングに用いられる。信号（ＤＭＷＲ）（マツプ書込みディスエーブル）は 、出力メモリ読出し書込みゲート信号を発生する際に用いられる。

第９図はゲーティングされたメモリの読出し出力信号（ＯＸＧＭＲ）と書込み出 方信号（ＯＸＧＭＷ）、！＝を発生するための回路を示す、信号（ＯＸＧＭＷ） はＯＲゲート９０４によって、入力書込みゲート信号（ＩＭＷＩＮ）とフリップ ・フロップ９０６の出力との論理和として発生される。フリップ・フロップ９０ ６はそのデータ入力が以下の信号（ＰＭＷＧ）によって駆動されており、 また、そのリセット入力が信号（−ＥＮ　ＭＡＰ）に接続されている。ゲート入 力は、入力アドレス・ラッチ・イネーブル信号（Ｉ　Ａ　Ｌ、　Ｅ　）に接続さ れている。

同様に、ＯＲゲート９０８が、入力メモリ読出し信号（ＩＭＲＩＮ）を受取り、 この信号とフリップ・フロップ９１０のＱ出力とのＯＲを取ることによって出力 読出しゲート信号（ＯＸＧＭＲ）を発生している。フリップ・フロップ９１０は 、そのデータ入力では信号（ＤＭＷＲ）を、また、そのゲート入力ではアドレス ・ラッチ・イネーブル信号（ｉ　Ａ　Ｌ　Ｅ　）を受取っている。そのリセット 入力は信号（−ＥＮ　ＭＡＰ）に接続されている。

ロジック９０２は更に、アドレス変換装置２ｏによって用いらねる以下の信号を 発生している。

ＡＣＫ＝−Ｉ　ＸＡＣＫ　−（２２） ＴＲＩ　ＡＣＫ＝−ＡＣ−＝−（２３，）ＩＮＴ　ＭＡＰ　Ｄｉｓ ＝ＩＸＡＣＫ−（ＩＡ１９−ＩＡｌｏ、＝Ｏ）信号（ＩＮＴ　ＭＡＰ　ＤＩＳ） は、割込みが肯定されており、しかもＩＡＯ９より上の非拡張アドレス信号が全 て「０」であることを信号（Ｉ　ＸＡＣＫ）が示しているときに、即ち、０〜１ ０２３の領域の中のメモリ・ロケーションがアドレスされていることを示してい るどきに、真状態となる。この領域は、インテル８０８８〜インテル８０３８６ のプロセッサ・ファミリーの、ハードウェア定義割込みベクタ格納領域である。

タイミング発生回路ｉ　ｏｏｏが第１０図に示されており、図示の回路は４個の カスケード式に接続されたフリップ・フロップ１００２，１００４．１００６、 及び１００８を含んでいる。フリップ・フロップｉ　００２はＩ１０読出しパル スまたはＩ１０書込みパルスの発生によってクロッキングされたときに、または 、信号出力イネーブルＸバス（ＯＧＮＸＢ）が真状態となったときに、セットさ れる。これによって、残りの３個のフリップ・フロップ１００４〜１００８が入 力クロック信号（Ｉ　ＣＬＫ）とこの人力クロック信号の相補信号とにによって クロッキングされるにつれて、論理状態「ｌ」が同期してそしてシーケンシャル に、それらの３個のフリップ・フロップ１００４〜１００８を通過して行くよう になる。この論理状態「１」信号がフリップ・フロップ１００６に到達すると同 時にこのフリップ・フロップ１００６のＱＮ出力は活性状態であるロー状態とな り、それによって信ｖ＝　（−ＭＡＰ　ａｓ）を発生し、この信号はマルチプレ クサ６０６を制御してマツピングＲＡ　Ｍ１１２へのアトＩノス入力を選択させ る。半クロック・サイクル後に、フリップ・フロップ１００８がセットされてそ の出力ＱＮが活性状態であるロー状態とされ、それによって信号（−ＤＡＴＡ　 ＥＮ）を発生し、この信号はマツピングＲＡＭｌＸ２の書込みをイネーブルする 。

第１１図は、割込みに対して肯定応答がなされたことを表わしている割込みフリ ップ・−７０ツブ１ｉｏ２を示す、フリップ・フロップ１１０２は、入力割込み 肯定信号によってクロッキングされたときに、セットされて信号（ＩＮＴＡ　Ｆ −１Ｆ）を発生する。このフリップ・フロップは、制御レジスタｌＯ８にその第 ５データ・ビットがセットされた状態で書込みが行なわれるときに、または、シ ステム・リセット信号（Ｉ　Ｘ、　ＲＥ　Ｓ　）に応答して、リセットされる。

第１２図は、入力アドレスｌＡｌ５〜Ｉ　ＡＯＯを受取り、そして夫々、ラッチ されたアドレスｌＡ１５〜ＩＡＯＯを出力する、メモリ・アドレス・ラッチ１３ ２の構成を示している。このラッチ１３２は入力アドレス・ラッチ・イネーブル 信号Ｉ　ＡＬＥによってクロッキングされる。

割込み応答検出信号を発生するための回路が第１３図に示されている。１１込み ベクタ・タイプ・ラッチ１１０が、割込みコントローラ５４が入力割込み肯定応 答信号（ＩＩＮＴＡ）に応答して発生した割込みバクタ・タイプを、入力データ 信号ＩＤ７〜ＩＤＯから受取ってラッチする。ロジック回路１３０２は、割込み 肯定応答フリップ・フロップ１１０２がセットされた状態にあり、しかも、現在 アドレス信号ＩＡＯ９〜Ｉ　ＡＯ２が割込みベクタ・タイプ・ラッチ１１０に格 納されている割込みベクタ・タイプＳＬ７〜ＳＬＯと一致しているときには、以 下のようにベクタ比較信号（ＶＥＣＣＯＭＰ）を発生する。

ＣＨ＋ＴＮＭ　Ｉ　−（２５） 信号（ＴＮＭＩ）は、以下の関数に従って発生され、ＴＮＭＩ＝ＩＮＭＩ　−（ −ＩＡＯ２）−１ＡＯ３・　（−１ＡＯ４）　・　（−１ＡＯ５）・　（−１Ａ Ｏ６）　・　（−ＩＡＯ７）・　（−１ＡＯ８）　・　（−Ｉ　ＡＯ９）−（２ ６）この関数は、入力ノンマスカブル割込み信号（ＩＮＭＩ）が、八−ドウェア 定義ノンマスカブル割込みベクタ格納ロケーション００００　：　０００８Ｈ１ ｏｏｏｏ　：０００ＢＨの１つがアドレスされているときに、活性状態となって いることを表わしている。従って、信号（ＶＥＣＣＯＭＰ）を用いて、割込みベ クタのアドレスの変換を禁止することができる。

ページ・メモリＩ１０アドレス・マルチプレクサ回路１４０２が第１４図に示さ れている。この回路はＤＭＡアドレス・ラッチ１３０を含み、このラッチはＩ１ ０アドレス入力をデコードして得られた信号（−ＷＲＰＧＳＥＬ）に応答して、 入力データ信号ＩＤＯ〜ＩＤ６を受取ってラッチする。マルチプレクサ１６０は 、ラッチされたアドレス信号の下位４桁のビットＤＭＡＬＡＯ〜ＤＭＡＬＡ３を そのＢ入力に受取っており、また、ラッチされたアドレス信号ＬＡＯＯＮＬＡＯ ３をその六入力に受取っている。

クローン・モード・ページ・レジスタの１つがアドレスされている場合を除き、 信号８０Ｈは不活性状態であるハイ状態となっており、また、信号ＰＭＡＯ〜Ｐ ＭＡ６はＤＭＡアドレス・レジスタ１３０の内容を反映している。これは、ＣＰ Ｕの、ＤＭＡページ・レジスタ１１８の内部の４１個のレジスタのうちの選択さ れた１個のレジスタに対する読出し動作ないし書込み動作をイネーブルし、斯か る動作は、最初にＩ１０アドレス空間ボート４３０Ｈを使用して選択されたアド レスのＤＭＡアドレス・レジスタ１３０への書込みを行ない、その後に、夫々ボ ート４３１Ｈないしボート４３２Ｈの上位ないし下位のページ・レジスタ・セク ションのうちの選択されたセクションの読出しまたは書込みを行なうことによっ て、実行される。

従来のクローン・モードＡＴページ・レジスタの各々は、１１０のアドレス空間 ８０〜８ＦＨの内部に位置している。これらのＩ１０空間アドレスのうちの１つ が送出されると、信号８０Ｈが活性状態であるロー状態となり、それによってＡ ＮＤゲート１４０４．１４０６、及び１４０８がディスエーブルされ、そしてマ ルチプレクサ１６０が、ラッチされているアドレス信号ＬＡＯＯ〜ＬＡＯ３を出 力信号ＰＭＡＯ−ＰＭＡ４として送出する。これらの４つの信号があれば、８個 のクローン・モードＤＭＡレジスタを互いに識別し、そして選択されたレジスタ の従来のＡＴ　Ｉ１０空間ボートアドレスに書込みが行なえるようにするのには 充分である。このことは、これらの８個のレジスタに対するクローン・モードと 拡張モードとの、デュアル・モードのアドレッシングを容易なものとしており、 それによって、それらのレジスタが、Ｉ１０コントローラ１８の内部に収容され ている８個の従来の対応するレジスタを追跡することができるようになっている 。

第７図に関する説明において、アドレス・ロジック７０２がページ・レジスタ１ １８のアドレス端子へ、ＰＭＡＯ−ＰＭＡ６のＩ１０アドレス信号か、またはＤ ＭＡ／（−ジ・レジスタ選択信号ＩＥＤＩ、Ｉ　ＥＤＯ。

Ｉ　ＤＡＫ４、及びＩＤＸ１６−ｌＤＸ１４１！Ｐ（１）、いずれか一方を転送 するマルチプレクサとして動作していることを再度銘記されたい。

第１４図は、ラスト・インストラクション・アドレス・レジスタ（最新命令アド レス・レジスタ）１２４を詳細に示している。このレジスタは、入方命令取り出 し信号ＣｌｌＮ５Ｆ）が活性状態であるロー状態にある間に入力クロック信号（ ＩＣＬＫ）によってクロッキングされると、入力アドレス信号ｌＡｌ６〜ｌＡ２ ３を入力とじて受取る。ゲート１５０２は、Ｉ１０読出し信号（ＩＸＩＯＲ）が 活性状態であるロー状態である間に命令取り出しレジスタ１２４のＩ１０アドレ スがデコードされたことを信号（−１ＰＯＲＴン　（４５０Ｈ）が示したときに 、ラッチ１２４の出力が出力データ・バス１０４に接続されるようにするもので ある。このゲート信号は続いて反転され、それによって出力イネーブル信号（Ｘ ＧＥＮ）が発生される。

主に入力及び出力のバッファリングとゲーティングとを行なっている混成ロジッ ク回路の説明を行なえば、このアドレス変換装置の説明は完了する。第１６図に 示すように、信号ＤＰＡ１４及び信号ＤＰＡ１５が信号（−ＲＤ　ＰＧ　Ｈｌ） によってゲーティングされ、それによって、ページ・レジスタの上位の部分が読 出される際の出力データ・バスへのゲーティングのための信号（ＸＤＯＣ）　と 信号（ＸＤ　Ｉ　Ｃ）　とが発生サレル。

第１７図は、ＤＭＡページ・レジスタ１１８の下位バイトがＩ１０アドレス空間 内において読出される際に、この下位バイトを出力データ・バス１０４ヘゲ−テ ィングするためのゲートｌ　７０２を示す、第１８図は、、ＤＭＡモード制御レ ジスタ１１４の出力を、信号ＸＤ６Ｅ〜ＸＤＯＥとして、出力ヘゲ−ティングす るためのゲート１８０２を示す、第１９図は、この制御レジスタのブータラ、信 号ｘＤＯＦＮｘＤ４Ｆ及び信号ＸＤ６Ｆ〜ＸＤ７Ｆとして、出力ゲーティングす るためのゲート１９０２を示す、第５ビツトは割込みリセット・ビットであり、 読み出されないことに注意されたい。

データ・バスに対する双方向接続構造が第２０図に示されている。説明のために 述べておくと、末尾にｒＡＪが付されたｒＸＤＯＪは、マツピングＲＡＭ１１２ の下位ビットに関するもの、ｒＢＪが付されているのは上位ビットに関するもの 、「Ｃ」を付されているのはページ・レジスタ１１８の下位ビットに関するもの 、ｒＤＪが付されているのは上位ビットに関するもの、「Ｅ」が付されているの はモード制御レジスタ１１４に関するもの、「Ｆ」が付されているのは制御レジ スタ１０８に関するもの、そして末尾のｒＧＪは最新命令アドレス・レジスタ１ ２４を表わしている。

信号（ＩＮＳＦ）は受取られるとバッファリングされ、そして新たに信号（ＩＩ ＮＳＦ）として指定される。

同様にして、入力アドレス信号ＡＯＯ−Ａ２３は受取られるとバッファリングさ れて、新たに信号Ｉ　ＡＯＯ〜ｌＡ２３として指定される。Ｘバス入力アドレス 信号ＤＸ１４〜ＤＸ１６は、各々、バッファリングされて新たに信号ＩＤＸ１４ 〜Ｉ　ＤＸ　ｌ　Ｂとして指定される。

出力アドレス信号ＯＸＡ　１４〜ＯＸＡ　１６については、それらはバッファリ ングされ、そして信号Ｘ　Ａ　ｉ　４〜ＸＡｌ６として、ＸＡババス６ヘゲーテ イングされる。

ゲーティングされたメモリ読出し信号（ＯＸＧＭＲ）並びにメモリ書込み信号（ ＯＸＧＭＷ）は、バッファリングされ、そして信号（ＸＧＭＲ）及び信号（ＸＧ ＭＵ）として、それらの夫々の出力ヘゲ−ティングされる。それらの信号は以下 のようにしてゲーティングされ変換出力アドレス信号０ＴＡ１７〜０ＴＡ２３は 、バッファリングされ、そして信号（ＴＲＩ　ＸＭＳＴ）によってゲーティング された後に、信号ＴＡ１７〜ＴＡ２３として、］゛ＡアＡアドレスへ出力される 。

入力信号ＥＢＯ，ＥＢＩ、ＤＡＫ４、及びＸｌＯＲは、バッファリングされ、そ して新たに夫々、信号ＩＥＢＯ，ＩＥＢＩ、ＩＤＡＫ４、及びＩ　Ｘ　Ｉ　ＯＲ に指定される。また入力信号Ｘｌ０Ｗ、ＸＲＥＳ。

Ａ２０Ｇ％ＣＬＫ、及びＡＥＮＩは、バッファリングされ、ソｔ、”ｒ新たに夫 々、信号Ｉ　Ｘ　Ｉ　ＯＷ、Ｉ　ＸＲＥＳ、ｌＡ２０Ｇ％　ＩＣＬＫ、及びＩＡ ＥＮＩに指定される。

割込みに関する入力信号ＸＡＣＫ、ＸＮ５Ｔ。

ＮＭＩ、ＩＮＴＡ、及びＭＮＩＯは、バッファリングされ、ソシテ新たに大々、 信号ＩＸＡＣＫ、ｌＸＮ５Ｔ、ＩＮＭＩ％ＩＮＴＡ、及びＩＭ　Ｎｏに指定され る。

メモリ・アクセス入力信号ＭＷＩＮ、ＭＲＩＮ、及びＡＬＥは、バッファリング されて、斬たに信号ＩＭＷＩＮ％　ＩＭＲＩＮ、及びＩ　ＡＬＥに指定される。

出力信号ＯＮＰ、０ＥＷＸＢ、及び０ＴＡ１４〜ＯＴＡ　１６は、バッファリン グされ、そして更にゲーティングされることなく、それらの出力端子へ夫々、信 号ＮＰ、ＥＭＸＢ、及びＴＡ　１４〜ＴＡ　ｌ　６トＬ、テ、接続される。

以上、本発明に係るアドレス変換装置を含むコンビエータ・システムの具体的な 構成を示して説明してきたが１本発明がこの構成に限定されるものではないこと は明らかである。従って、添付の請求の範囲の範鴫に包含される、変更態様、別 懇様、ないし同等の態様の構成もまた、本発明の範晴に包含されるものと解釈さ れるべきである。

ＦＩＧ、１ｌ ＦＩＧ、ｌ２ ＦＩＧ、１３ 国際調臀−９だ一、Ｗ、−、−？ＣＴ／ＬｊＳ８８　／　００６　？３ＰＣＴ／ １Ｊｓ８８１００６１３ ＣＯＮＴＩＮＵＡＴ’ＩＯＮ　ＯＦ　ＳＵＰＰＬＥＭＥＮＴＡＬ　５ＨＥＥＴ　 （２）ＩＶ、Ｃｌａｉｍｓ　２０−２２　ａｎｄ　２４−４０　ｄｒａｗｎ　ｔ ｏ　ｃｉｒｃｕｉｔｒｙ　ｆｏｒａｄｄｒｅｓｓｉｎｇ　ｍａｐｐｉｎｇ　５ｔ ｏｒｅ；　ｃｌａｓｓ　３６４５ｕｂｃＬａｓｓ　９００Ｖ、　Ｃｌａｉｍ　２ ３　ｄｒａｗｎ　ｔｏ　ａｄｄｒｅｓｓ　ｓｙｓヒａｍ　ｕｓｉｎｇ　ｄｅｄｉ ｃａセｅｄ　ｐａｇｅｒｅｇｉｓｔｅｒ；　ｃｌａｓｓ　３６４５ｕｂｃｌａｓ ｓ　９００

Claims (1)

1. 【特許請求の範囲】 １．書込み自在なマッピング格納装置を備え、該マッピング格納装置は、アドレ ス信号の少なくとも一部を受取り、それに応答して、且つ、該マッピング格納装 置内に格納されているデータに応答して、変換アドレス信号を発生するように接 続されており、 書込み自在なページ格納装置を備え、該ページ格納装置は、複数のダイレクト・ メモリ・アクセス・チャネルの各々毎に少なくとも１つの格納位置を有し、且つ 、ダイレクト・メモリ・アクセス・チャネル指定表示とダイレクト・メモリ・ア ドレス用メモリ・アドレス信号とを受取り、そして指定されたダイレクト・メモ リ・アクセス・チャネルに対応する格納位置に格納されているデータに応答して 、変換ダイレクト・メモリ・アクセス用メモリ・アドレス信号を発生するように 接続されている、 コンピュータ・アドレス変換装置。 ２．前記書込み自在ページ格納装置は前記ダイレクト・メモリ・アクセス・チャ ネルの各々毎に複数の格納位置を有し、且つ、前記変換ダイレクト・メモリ・ア クセス用メモリ・アドレス信号は、指定されたダイレクト・メモリ・アクセス・ チャネルに対応する複数のデータ格納位置の中の、ダイレクト・メモリ・アクセ ス用メモリ・アドレス信号により指定されたデータ格納位置に格納されているデ ータに応答して、発生されることを特徴とする、請求項１記載のコンピュータ・ アドレス変換装置。 ３．更に、ノンマスカブル割込み表示信号を受取り、それに応答してメモリ・ア ドレスの変換を選択的にディスエーブルするハードウェア割込み検出回路を備え ることを特徴とする、請求項１記載のコンピュータ・アドレス変換装置。 ４．更に、割込み応答の発生の検出の際に、メモリ・アドレスの変換を選択的に ディスエーブルするように接続されたハードウェア割込み検出回路を備えること を特徴とする、請求項１記載のコンピュータ・アドレス変換装置． ５．更に、ベクタ・タイプ・ラッチを含むハードウニア割込み検出回路を備え、 該ベクタ・タイプ・ラッチは、割込みコントローラにより発生されたベクタ・タ イプ信号を受取り且つラッチすると共に、ラッチされたべクタ・タイプ信号と一 致するアドレスを受取った際に、この装置が受取ったメモリ・アドレスの変換を ディスェーブルするように接続されていることを特徴とする、請求項１記載のコ ンピュータ・アドレス変換装置。 ６．割込み検出回路がリセット回路を含み、該リセット回路は、データを所定の Ｉ／Ｏアドレス・ボートにおいて受取ることに応答して、該検出回路のディスエ ーブル機能をリセットするように接続されていることを特徴とする、請求項１記 載のコンピユータ・アドレス変換装置。 ７．複数のアドレス自在な格納位置を有するマッピング格納装置を備え、該格納 位置の各々はコンピュータ・システム・アドレスの少なくとも一部を格納し、シ ステム・アドレスを受取り、それに応答して前記マッピング格納装置のアドレス 自在な前記位置の１つをアドレスする、マッピング格納装置アドレス回路を備え 、 複数のアドレス入力の１つに応答して、変換されたコンピュータ・システム・ア ドレスを、コンピュータ・システム・アドレスの少なくとも一部に代替するため に出力として送出する、変換アドレス発生回路を備え、前記アドレス入力は、コ ンピュータ・システム・アドレスと、前記マッピング格納装置アドレス回路によ りアドレスされる位置に格納されている前記少なくとも一部のコンピュータ・シ ステム・アドレスとを含み、且つ、割込み応答の発生を検出すると共に、前記変 換アドレス発生回路に対し、コンピュータ・システム・アドレスを出力として送 出するよう命令するように接続された、割込み検出回路を備える、 コンピュータ・アドレス変換装置。 ８．識別可能なＩ／Ｏアドレス空間及びメモリ・アドレス空間を有するコンピュ ータ・アドレス変換装置であって、 複数の部分から成るマッピング・メモリを備え、それらの部分の各々は複数の部 分拡張アドレスを格納し、該部分拡張アドレスは、前記メモリ・アドレス空間内 のアドレス自在な位置のアドレスの一部を形成し、前記マッピング・メモリは、 前記メモリ・アドレス空間の限られた部分の内部にあるアドレス位置を定めてい る限定アドレスの少なくとも一部を受取ることに応答して、選択信号により指定 された２つの部分のうちの選択された一方の部分の、受取った限定アドレス部分 に対応する格納位置から、メモリ・アドレス空間内のアドレスを形成するために 用いられる部分拡張アドレスを送出し、制御格納装置を備え、該制御格納装置は その内部に格納された選択チータに応じて前記選択信号を発生し、前記選択デー タは、前記Ｉ／Ｏアドレス空間内におけるデータ転送に応答して変化自在であり 、それによって、拡張アドレスと限定アドレスとの間の対応を、格納されている 選択データを変更することによって変更することを可能としている、 コンピュータ・アドレス変換装置。 ９．前記制御格納装置が更に前記Ｉ／Ｏアドレス空間内におけるデータ転送に応 答して変化自在な変換イネーブル・データを格納している、コンピュータ・アド レス変換装置であって、 更に、前記制御格納装置に格納された前記変換イネーブル・データと、前記マッ ピング・メモリの選択された部分のデータ出力と、受取った限定アドレス部分と に応答する、マルチプレクサ回路を備え、該マルチプレクサ回路は、この変換装 置が部分限定アドレスを受取ることに応答して、変換がイネーブルされていない ことを前記変換イネーブル・データが示している場合には前記部分限定アドレス を出力すると共に、アドレス変換がイネーブルされていることを前記変換イネー ブル・データが示している場合には部分閣僚アドレスを出力する、ことを特徴と する、請求項８記載のコンピュータ・アドレス変換装置。 １０．前記制御格納装置が、単一のＩ／Ｏアドレス空間アドレス位置を有すると 共に、前記選択データと前記変換イネーブル・データとを各々その内部の異なっ た単一ピット位置に格納する、単一のレジスタであることを特徴とする、請求項 ９記載のコンピュータ・アドレス変換装置。 １１．前記制御格納装置が更にマッピング・メモリ書込みイネーブル・データを 格納している、コンピュータ・アドレス変換装置であって、 更に、前記マッピング・メモリ書込みイネーブル・データが、書込み動作がイネ ーブルされていないことを表わす状態を有している場合に、前記マッピング・メ モリに対する書込みアクセスをディスェーブルする、書込み制御回路を備えてい ることを特徴とする、請求項８記載のコンピュータ・アドレス変換装置。 １２．更に、阻止回路を備え、該阻止回路は、受取った限定アドレス部分と格納 されている変換イネーブル・データとに応答して、受取った限定アドレス部分が 前記限られたアドレス空間の外部の記憶位置を指定していると同時に前記格納変 換イネーブル・データがアドレス変換がイネーブルされていることを示している 場合に、出力アドレスの発生を阻止することを特徴とする、請求項１１記載のコ ンピュータ・アドレス変換装置。 １３．前記制御格納装置がが更に、前記Ｉ／Ｏアドレス空間内におけるデータ転 送に応答して変化自在な割込みリベクタリング・イネーブル・データを格納して いる、コンピュータ・アドレス変換装置であって、更に、割込みルーチンの実行 を検出及び表示する割込み検出回路を含む割込みリベクタリング回路を備え、該 割込みリベクタリング回路は、割込みルーチンの実行中に、格納されているリベ クタリング・イネーブル・データが割込み処理アドレスがイネーブルされている ことを示している場合に、受取った限定アドレスの変換をディスエーブルするこ とを特徴とする、請求項８記載のコンピュータ・アドレス変換装置。 １４．割込み要求に対し肯定応答するためにデータ処理装置により発生される割 込み肯定応答信号を受取るための割込み肯定応答信号入力と、前記割込み肯定応 答信号に応答してデータ処理装置により発生される割込みベクタ・タイプを規定 するデータを受取るためのデータ入力とを有するコンピュータ・アドレス変換装 置であって、前記割込み検出回路が、割込み肯定応答信号が前記割込み肯定応答 信号入力において受取られた際にセットされるように接続された割込み検出フリ ップ・フロップと、割込み肯定応答信号が受取られた際に前記データ入力におい て受取られた割込みベクタ・タイプをラッチするように接続された割込みベクタ ・タイプ・ラッチと、受取られたメモリ空間アドレスをラッチされているベクタ ・タイプと比較して、この受取られたアドレスがこのラッチされているベクタ・ タイプと一致しており、且つ、前記割込み検出フリップ・フロップがセットされ ている場合に、受取られたアドレスのマッピングを禁止するためのべクタ比較信 号を発生するように接続された比較器とを含むことを特徴とする、請求項１３記 載のコンピュータ・アドレス変換装置。 １５．更に、データ処理装置からノンマスカブル割込みを要求する信号を受取る ためのノンマスカブル割込み信号入力を備え、前記比較器が更に、ノンマスカブ ル割込み信号が存在しておりしかも受取られたメモリ空間アドレスがノンマスカ ブル割込みベクタを格納している所定のアドレスを表わしている場台にも、前記 ベクタ比較信号を発生することを特徴とする、請求項１４記載のコンピュータ・ アドレス変換装置。 １６．前記割込み検出フリップ・フロップが、前記Ｉ／Ｏアドレス空間内におけ る前記制御格納装置のアドレスヘのデータ転送を受取った際にリセットされるよ うに接続されており、この転送されたデータはその所定の部分が所定のデータ格 納装置を持つことを特徴とする、請求項１５記載のコンピュータ・アドレス変換 装置。 １７．更に、 ダイレクト・メモリ・アクセス・コントローラを備え、 メモリ空間アドレスのうちの活性状態にあるダイレクト・メモリ・アクセス・チ ャネルに対応する部分を規定するアドレス信号を発生する、Ｉ／Ｏコントローラ を備え、発生された部分は限定アドレスに組入れられ、この限定アドレスはその 他の限定アドレスと同様にマッピング・メモリへ送出される、 請求項８記載のコンピュータ・アドレス変換装置。 １８．更に、 ベージ格納装置を備え、該ベージ格納装置は複数のレジスタを有し、それらのレ ジスタの各々は、１つのダイレクト・メモリ・アクセス・チャネルに対応すると 共にメモリ・アドレス空間内の１つのアドレスの一部を格納し、前記ベージ格納 装置は、あるダイレクト・メモリ・アクセス・チャネルが活性状態にあるときに 、この活性状態にあるダイレクト・メモリ・アクセス・チャネルに対応するレジ スタから、格納されているアドレス部分を出力するように動作し、 バス・システムを備え、該バス・システムは、ダイレクト・メモリ・アクセス動 作に応答して、ダイレクト・メモリ・アクセスの実行中にベージ格納装置のレジ スタから発生されたアドレス部分をメモリ空間アドレスに組入れるように動作す る、 請求項１７記載のコンピュータ・アドレス変換装置。 １９．更にアドレス格納位置を備え、該アドレス格納位置は、Ｉ／Ｏアドレス空 間内にアドレスを有すると共にベージ格納装置を選択的にイネーブルするための ベージ格納装置イネーブル信号を格納し、前記Ｉ／Ｏコントローラは、前記ベー ジ格納装置イネーブル信号を受取り、そしてダイレクト・メモリ・アクセスが活 性状態にある場台には、禁止しなければそれによって発生されるメモリ空間アド レスの一部の発生を禁止し、且つ、前記マッピング・メモリは、前記ベーツ格納 装置イネーブル信号を受取り、そして前記べージ格納装置イネーブル信号が活性 状態にある場合には、部分拡張アドレスの出力を禁止する、ことを特徴とする、 請求項１８記載のコンピュータ・アドレス変換装置。 ２０．コンピュータ・アドレスを変換するための、コンピュータ・アドレス変換 装置であって、マッパ格納装置を備え、該マッパ格納装置は複数のアドレス自在 な格納位置を有し、それらの格納位置の各々は、アドレスの１つのブロックに対 応しており、また、その対応するブロックのアドレスに関する変換されたアドレ スの少なくとも一部を表わすアドレス情報を格納しており、更に、その対応する ブロックのアドレスを特定しているアドレスを受取ったならそれに応答して格納 している前記アドレス情報を出力し、 ベージ格納装置を備え、該ベージ格納装置は複数のアドレス自在な格納位置を有 し、それらの格納位置の各々は、１つのダイレクト・メモリ・アクセス・チャネ ルに対応しており、また、その対応するダイレクト・メモリ・アクセス・チャネ ルに関するアドレスの少なくとも一部を表わすアドレス情報を格納しており、更 に、その対応するチャネル上でダイレクト・メモリ・アクセスが発生したならそ れに応答して格納している前記アドレス情報を出力し、 制御回路を備え、該制御回路は、アドレスの１つのブロックを特定するために充 分なコンピュータ・アドレスの一部を受取り、ダイレクト・メモリ・アクセスの 発生とダイレクト・メモリ・アクセスが発生したチャネルとを示す信号を受取り 、ベージ格納装置イネーブル信号を受取り、且つ、ベージ格納装置から、格納さ れているアドレス情報出力を受取り、 前記制御回路は、コンピュータ・アドレスの少なくとも一部を表わすシステム・ アドレス・データを出力するように動作自在であり、該システム・アドレス・デ ータは、あるダイレクト・メモリ・アクセス・チャネルが活性状態にありしかも 前記ベージ格納装置イネーブル信号が活性状態となっている場合には、前記ベー ジ格納装置のその活性状態のチャネルに対応する格納位置からの出力であり、ま た、前記ダイレクト・メモリ・アクセス・チャネルが不活性状態である場合には 、受取られたコンピュータ・アドレス部分によって指定されているアドレスのブ ロックに対応する、前記マッパ格納装置の格納位置からの出力である、 コンピュータ・アドレス変換装置。 ２１．更に、少なくとも１つの制御状態を格納する格納機能を持つ制御回路を備 え、前記制御状態のうちの１つは変換イネーブル状態であり、前記制御回路は、 格納されている前記変換イネーブル状態が変換がイネーブルされていることを示 していないならば、前記マッパ格納装置に格納されている変換されたアドレス部 分を受取られたアドレス部分の替りとする代替を阻止することを特徴とする、請 求項２０記載のコンピュータ・アドレス変換装置。 ２２．更に、前記ダイレクト・メモリ・アクセス・チャネルの各々に対応するイ ネーブル信号を格納するための格納機能を有するＤＭＡモード・レジスタを備え 、前記制御回路は、前記ＤＭＡモード・レジスタに応答して、前記ベージ格納装 置に格納されているアドレス部分をＤＭＡアドレス部分の替りとする代替を、活 性状態にあるチャネルに対応する格納されている前記イネーブル信号が該代替が イネーブルされていることを示している場合にのみ、イネーブルすることを特徴 とする、請求項２２記載のコンピュータ・アドレス変換装置。 ２３．複数のダイレクト・メモリ・アクセス・チャネルを有すると共に、それら の各チャネル毎に、対応するチャネルが活性状態にありしかもベージ・レジスタ ・イネーブル信号が不活性状態にある場合に送出されるアドレスの一部を格納す る、アドレス自在なシステム・ベージ・レジスタを含み、更に、前記ベージ・レ ジスタ・イネーブル信号の選択された状態を格納する、アドレス自在な格納位置 を含む、コンピュータ・システムに用いるための、コンピュータ・アドレス変換 装置であって、ＤＭＡモード・レジスタを備え、該ＤＭＡモード・レジスタは、 異なったＤＭＡチャネルの各々に対応するチャネル・イネーブル信号格納位置を 有し、ベージ格納装置を備え、該べージ格納装置は、前記チャネルの各々毎に複 数個備えられているＤＭＡベージ・レジスタを含み、各チャネルについてのＤＭ Ａベージ・レジスタの１つは第１ベージ・レジスタであって、所与のチャネルに ついての前記システム・ベージ・レジスタと同一の方法でアドレス自在でありそ れによって該システム・ベージ・レジスタに書込まれるいかなるデータをも受取 って格納し、 制御回路を備え、該制御回路は、前記ベージ・レジスタ・イネーブル信号と、コ ンピュータ・システム・アドレスの一部分と、ダイレクト・メモリ・アクセス・ チャネル表示信号と、そしてＤＭＡモード・レジスタとに応答して、前記ベージ ・レジスタ・イネーブル信号が不活性状態にある場合には前記ベージ格納装置の 動作をディスエーブルし、また、あるダイレクト・メモリ・アクセス・チャネル が活性状態にありしかも前記ベージ・レジスタ・イネーブル信号が活性状態にあ ると共に前記ベージ格納装置に格納されているこの活性状態にあるチャネルに関 するチャネル・イネーブル信号が不活性状態にある場合には、前記ベージ格納装 置をアドレスして、第１レジスタの内容をシステム・アドレスの一部として送出 し、また、あるダイレクト・メモリ・アクセス・チャネルが活性状態にありしか も前記ベージ・レジスタ・イネーブル信号が活性状態にあると共に前記ベージ格 納装置に格納されているこの活性状態にあるチャネルに関するチャネル・イネー ブル信号が活性状態にある場合には、前記ベージ格納装置をアドレスして、この コンピュータ・システムによって発生されたシステム・アドレスの一部によって 選択される、この活性状態にあるチャネルに対応するＤＭＡベージ・レジスタの 内容を、システム・アドレスの一部として送出する、 コンピュータ・アドレス変換装置。 ２４．ベージ格納装置を備え、該ベージ格納装置は、複数の別々のダイレクト・ メモリ・アクセス・チャネルの各１つづつのチャネルに対して、それに対応する 複数のアドレス自在な格納位置を有し、それらの各１つのチャネルに対応する複 数の格納位置のうちの１つは、第１番格納位置であり、 前記チャネルの各々毎のチャネル・イネーブル信号を格納するＤＭＡモード・レ ジスタを備え、制御回路を備え、該制御回路は、受取ったベージ・レジスタ・イ ネーブル信号と、受取ったコンピュータ・アドレス信号と、そしてＤＭＡモード ・レジスタとに応答して．受取ったアドレスの選択的な変換を制御し、更に該制 御回路は、前記ベージ・レジスタ・イネーブル信号が活性状態にありしかもある ダイレクト・メモリ・アクセス・チャネルが活性状態にあると共に前記ＤＭＡモ ード・レジスタに格納されているそれに対応するチャネル・イネーブル信号が活 性状態とされている場合に、前記アドレス自在格納位置のうちの、この活性状態 にあるチャネルに対応する、対応アドレス自在格納位置に格納されているデータ を、コンピュータ・アドレス信号の一部として送出することによって、拡張モー ドで動作するように命令し、またその際、前記対応アドレス自在格納位置が、受 取ったコンピュータ・アドレス信号の少なくとも一部に応答して選択される、 コンピュータ・アドレス変換装置。 ２５．送出される前記チータが、前記制御回路が前記対応アドレス自在格納位置 の選択に際して応答したコンピュータ・アドレス信号の一部に替って代替される ことを特徴とする、請求項２４記載のコンピュータ・アドレス変換装置。 ２６．前記制御回路が、前記べージ・レジスタ・イネーブル信号の活性状態と、 格納されている、活性状態にあるチャネルに関するチャネル・イネーブル信号の 非活性状態とに応答して、この活性状態にあるチャネルに対応する前記複数のア ドレス自在ベージ格納位置のうちの第１番格納位置に格納されているデータをコ ンピュータ・アドレス信号の一部として送出することによりスベシャル・クロー ン・モードで動作するよう命令することを特徴とする、請求項２４記載のコンピ ュータ・アドレス変換装置。 ２７．更に、 マッピング格納装置を備え、該マッピング格納装置は、コンピュータ・アドレス の少なくとも一部に替えて代替される複数のコンピュータ・アドレス部分を格納 し、 制御格納装置を備え、該制御格納装置はマッピング格納装置イネーブル信号を格 納し、 前記制御回路は、前記べージ・レジスタ・イネーブル信号の不活性状態と前記マ ッピング格納装置イネーブル信号の活性状態とに応答して、前記マッピング格納 装置に格納されているコンピユータ・アドレス部分のうちの１つのコンピュータ ・アドレス部分を、前記コンピュータ・アドレス信号の一部として送出すること によってマッブト・クローン・モードで動作するように命令し、またその際、前 記１つのコンピュータ・アドレス部分は、受取られたコンピュータ・アドレス信 号の一部に応答して選択される、 ことを特徴とする、請求項２４記載のコンピュータ・アドレス変換装置。 ２８．前記制御回路が、前記ベージ・レジスタ・イネーブル信号の不活性状態に 応答して、前記ベージ格納装置に格納されているデータをコンピュータ・アドレ スの一部分に替えて用いる代替をディスエーブルすることを特徴とする、請求項 ２７記載のコンピュータ・アドレス変換装置。 ２９．前記制御回路が、格納されているマッピング格納装置イネーブル信号の不 活性状態に応答して、前記マッピング格納装置に格納されているデータをコンピ ュータアドレスの一部分に替えて用いる代替をディスェーブルすることを特徴と する、請求項２７記載のコンピュータ・アドレス変換装置。 ３０．ベージ格納装置を備え、該ベージ格納装置は複数のアドレス自在な格納位 置を有し、それらの格納位置は複数の別々のダイレクト・メモリ・アクセス・チ ャネルの各々に対応するコンピュータ・アドレスの少なくとも一部分を格納し、 それらの格納位置のうちの前記チャネルの各々に対応する１つの格納位置は、第 １番格納位置であり、 ＤＭＡモード・レジスタを備え、該ＤＭＡモード・レジスタは、前記ＤＭＡチャ ネル（ダイレクト・メモリ・アクセス・チャネル）の各々についてのベージング を選択的にイネーブルするチャネル・イネーブル信号を格納し、 マッピング格納装置を備え、該マッピング格納装置は、コンピユータ・アドレス の少なくとも一部分に替えて代替するための複数のコンピュータ・アドレス部分 を格納し、 制御格納装置を備え、該制御格納装置はマッピング格納装置イネーブル信号を格 納し、 制御回路を備え．該制御回路は、前記チャネル・イネーブル信号と前記マッピン グ格納装置イネーブル信号とコンピユータ・システムから受取るベージ格納装置 イネーブル信号との各状態に応答して、（１）前記ベージ格納装置イネーブル信 号が活性状態にあり、しかもＤＭＡチャネル活動状況信号が所与のＤＭＡチャネ ルが動作状態にあることを示すと共に、そのチャネルに対応する格納されている チャネル・イネーブル信号が活性状態にある場台における、拡張モードであって 、前記ベージ格納装置の複数の格納位置のうちの１つに格納されているコンピュ ータ・アドレス部分が、コンピュータ・アドレスの少なくとも一部分の形成に用 いられる出力として送出ざれ、またその際、その格納位置が、活性状態にある前 記チャネルに対応する複数の格納位置のうちから、受取られたコンピュータ・ア ドレスに応答して選択される、拡張モードと、（２）前記ベージ格納装置イネー ブル信号が活性状態にあり、しかもＤＭＡチャネル活動状況信号が所与のＤＭＡ チャネルが動作状態にあることを示すと共に、そのチャネルに対応する格納され ているチャネル・イネーブル信号が不活性状態にある場合における、スベシャル ・クローン・モードであって、前記ベージ格納装置の、この活性状態にあるＤＭ Ａチャネルに対応する第１番格納位置に格納されているコンピュータ・アドレス 部分が、コンピュータ・アドレスの少なくとも一部分の形成に用いられる出力と して送出される、スべシャル・クローン・モードと、（３）前記ベージ格納装置 イネーブル信号が不活性状態にあり、しかも格納されているマッピング格納装置 イネーブル信号が活性状態にある場合における、マッブト・クローン・モードで あって、受取られたコンピュータ・アドレスに応答して選択されるコンピュータ ・アドレス部分が、コンピュータ・アドレスの少なくとも一部分の形成に用いら れる出力として送出される、マッブト・クローン・モードと、（４）前記ベージ 格納装置イネーブル信号が不活性状態にあり、しかも格納されているマッピング 格納装置イネーブル信号が不活性状態にある場合における、クローン・モードで あって、受取られたコンピュータ・アドレス部分が変更されることなく、コンピ ュータ・アドレスの少なくとも一部分の形成に用いられる出力として送出される 、クローン・モードとを含む、複数のモードのうちから選択された１つのモード で動作するように命令する、コンピュータ・アドレス変換装置。 ３１．前記制御回路が、割込み要求の処理に応答して割込み検出信号を発生する 割込み処理検出回路を含み、また、前記マッピング格納装置が割込みリダイレク ション信号を格納し、そして、前記制御回路が、前記割込み検出信号が活性状態 にあり、しかも格納されている割込みリタイレクション信号が活性状態にある場 合に、マッブト・クローン・モード及び拡張モードで動作して、前記マッピング 格納装置に格納されているアドレス部分が、コンピュータ・アドレスの少なくと も一部分の形成に用いられる出力として送出されることを禁止することを特徴と する、請求項３０記載のコンピユータ・アドレス変換装置。 ３２．前記制御格納装置が、前記コンピュータ・アドレスから識別可能な第２ア ドレス空間内のアドレスを有しており、そして、前記割込み処理検出回路が、選 択された状態を前記第２アドレス空間内のアドレスを用いて前記制御格納装置の 内部の所定の位置へ書込む書込み動作に応答して、前記割込みリダイレクション 信号を不活性状態ヘリセットすることを特徴とする、請求項３１記載のコンピュ ータ・アドレス変換装置。 ３３．コンピュータ・システムに用いられるコンピュータ・アドレス変換装置で あって、第１アドレス空間及び第２アドレス空間を有し、該第１アドレス空間は 、下位アドレス信号部分、中位アドレス信号部分、上位アドレス信号部分、及び 拡張アドレス信号部分を、夫々の桁順で有しており、前記第１アドレス空間にお けるＤＭＡチャネルの活動状況を示すＤＭＡ信号と、ベージ格納装置の活性状態 と不活性状態とを選択的に規定するベージ格納装置イネーブル信号とを有する、 コンピュータ・アドレス変換装置において、 マッピング格納装置を備え、該マッピング格納装置は複数の格納位置を有し、そ れらの格納位置の各々は、中位アドレス部分、上位アドレス部分、及び拡張アド レス部分を有する変換アドレスを、前記第１アドレス空間内の複数のアドレスか ら成る連続した１つのブロックを形成するように、格納し、 制御格納装置を備え、該制御格納装置は、前記第２アドレス空間内において書込 み自在であると共に少なくとも１つの格納位置を有し、該格納位置は、選択的な イネーブル状態とディスエーブル状態とを有するマッピング格納装置イネーブル 信号を規定するデータを格納するマッピング格納装置イネーブル位置を含み、ベ ージ格納装置を備え、該ベージ格納装置は複数の格納位置を有し、それらの格納 位置の各々は、中位アドレス部分、上位アドレス部分、及び拡張アドレス部分を 有するベージング・アドレスを、前記第１アドレス空間内の複数のアドレスから 成る連続した１つのブロックを形成するように、格納し、更に該ベージ格納装置 は、複数のＤＭＡチャネルのうちの各々のＤＭＡチャネル毎に、そのＤＭＡチャ ネルに対応する複数の格納位置を有し、各々の前記複数格納位置のうちの１つの 格納位置は第１番格納位置であり、 ＤＭＡモード格納装置を備え、該ＤＭＡモード格納装置は、前記第２アドレス空 間内において書込み自在であると共に、複数のダイレクト・メモリ・アクセス・ チャネルの各々についてのＤＭＡベージング・イネーブル状態を定めるデータを 格納し、 制御回路を備え、該制御回路は、クローン・モードと拡張モードとを含む複数の モードのうちの１つのモードでシステム動作を制御し、 （１）前記制御回路は、前記ベージ格納装置イネーブル信号が不活性状態を規定 しておりしかも格納されている前記マッピング格納装置イネーブル信号がディス エーブル状態である場合に、クローン・モードで動作して、受取った中位アドレ ス信号部分、上位アドレス信号部分、及び拡張アドレス信号部分と同一の、中位 アドレス信号部分、上位アドレス信号部分、及び拡張アドレス信号部分を出力と して送出し、 （２）前記制御格納装置は、前記ベージ格納装置イネーブル信号が不活性状態を 規定しておりしかも前記マッピング格納装置イネーブル信号がイネーブル状態で ある場合に、マッブト・クローン・モードで動作して、受取ったアドレス信号の 中位部分及び上位部分に応答して決定されるマッピング格納装置の格納位置に格 納されている、中位アドレス信号部分、上位アドレス信号部分、及び拡張アドレ ス信号部分を出力として送出し、（３）前記制御格納装置は、受取ったＤＭＡ信 号が、あるＤＭＡチャネルが活性状態にあることを示しており、しかもこの活性 状態にあるチャネルに関する格納されているチャネル・イネーブル信号がベージ ングをディスェーブルする状態にあるときに、しかも前記ベージ格納装置イネー ブル信号が活性状態を規定している場合に、スベシャル・クローン・モードで動 作して、この活性状態にあるチャネルに対応する前記複数の格納位置のうちの第 １番格納位置に格納されている、中位アドレス信号部分、上位アドレス信号部分 、及び拡張アドレス信号部分を出力として送出し、且つ、 （４）前記制御格納装置は、受取ったＤＭＡ信号が、あるＤＭＡチャネルが活性 状態にあることを示しており、しがもこの活性状態にあるチャネルに関する格納 されているチャネル・イネーブル信号がベージングをイネーブルする状態にある ときに、しかも前記ベージ格納装置イネーブル信号が活性状態を規定している場 合に、拡張モードで動作して、この活性状態にあるチャネルに対応する前記複数 の格納位置のうちの、受取ったアドレス信号の中位部分に応答して選択される格 納位置に格納されている、中位アドレス信号部分、上位アドレス信号部分、及び 拡張アドレス信号部分を出力として送出する、コンピュータ・アドレス変換装置 。 ３４．前記制御回路は、前記マッピング格納装置イネーブル信号がイネーブル状 態にあり、しかも受取ったアドレス信号の拡張部分が所定の状態以外の状態にあ る場合には、いかなるアドレス信号部分をも出力として送出しないことを特徴と する、請求項３３記載のコンピュータ・アドレス変換装置。 ３５．受取られるアドレスの前記下位アドレス部分は、Ｋを１０２４としたとき の１６Ｋのアドレスの１つのブロックの内部の１つの位置を規定していることを 特徴とする、請求項３３記載のコンピュータ・アドレス変換装置。 ３６．前記制御格納装置が割込みリダイレクション信号を格納し、且つ、前記制 御回路が割込み検出出力送出手段を含み、該割込み検出出力送出手段は、割込み 応答を検出すると共に、前記割込みリタイレクション信号が活性状態にある場合 には、受取ったアドレスの中位部分、上位部分、及び拡張部分を、割込みの検出 後に出力として送出するための手段であることを特徴とする、請求項３３記載の コンピュータ・アドレス変換装置。 ３７．前記制御格納装置が、前記マッピング格納装置の書込み動作を選択的にイ ネーブルする書込みイネーブル信号を格納し、且つ、該制御格納装置が、前記書 込みイネーブル信号が書込みイネーブル状態にある場合にのみ、前記マッピング 格納装置の格納位置への書込みアクセスをイネーブルすることを特徴とする、請 求項３３記載のコンピュータ・アドレス変換装置。 ３８．前記制御格納装置が、拡張アドレス・デイスエーブル信号を格納し、且つ 、前記制御回路が、前記拡張アドレス・ディスエーブル信号の活性状態に応答し て、所与の所定の状態以外の状態にある拡張部分を有する受取ったアドレス信号 に対してはそのアドレス信号に応答していかなるアドレス部分をも出力として送 出しないことを特徴とする、請求項３３記載のコンピュータ・アドレス変換装置 。 ３９．受取ったアドレスの前記拡張部分の前記所与の所定の状態が、全て「Ｏ」 である状態であることを特徴とする、請求項３８記載のコンピュータ・アドレス 変換装置。 ４０．前記マッピング格納装置が、複数の格納位置から成る組を複数組含んでお り、それらの複数の組のうちの１つの組のみが、任意の時刻において変換アドレ ス・データを送出するように動作自在とされ、且つ、前記制御格納装置が、任意 の時刻においていずれの組が活性状態にあるかを定めるデータを格納しているこ とを特徴とする、請求項３３記載のコンピュータ・アドレス変換装置。