JPS61104391A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関するものであシ、特に大容
量のデータを高速にリードモデファイライト（Ｒｅａｄ
−Ｍｏｄｌｆｙ−Ｗｒｉｔｅ、以下順と略す）を行う半
導体記憶装置に関する。

〔従来の技術及び発明が解決しようとする問題点〕例え
ば画像処理用メモリ等においては膨大な量の画像データ
を効率良く書込み又は読出しが可能であると共に、高速
にリードモデファイライト、すなわち現在メモリに記憶
されている内容を読出し、一定の修飾処理を施こし、再
びメモリに書込み、を行うことが要望されている。この
ようなＲ１１＆の例としては、現在表示されている色を
反転させたシ一定の関係で変化させるような場合、特定
のパターンを強調したい場合等がある。

このようなＲＭ＆Ｖ処理を行うも、のとしては、Ｄ−Ｒ
ＡＭのＲＭＷ機能を用い【データを取シ出し、外部回路
で修飾処理を施こし、再びメモリセルに書込むような方
法が採られる。しかしながら、このような方法はＤ−Ｒ
ＡＭの動作サイクルで規定される比較的長い時間を必要
とし、処理時間がかかるという問題がある。

〔問題を解決するための手段〕

本発明においては、複数のメモリセルの一方のアドレス
選択線に転送ゲートを介して接続された複数のレジスタ
、該複数のレジスタの出力の各個に設けられた出力ゲー
ト、前記複数のレジスタの内容をデータバスに移すため
前記出力ｒ−トな制御する複数のポインタレジスタ、及
び、前記データバスに移されたレジスタの内容に所定の
修飾処理を行ない再度該当するレジスタに記憶させるよ
うにしたデータ修飾手段を備え、前記一方のアドレス選
択線に接続されたメモリセルのデータを−・括して読出
し、メモリセルの他方のアドレスの所定の範囲について
前記所定の修飾処理を行ない、前記一方のアドレス選択
線に接続されたメモリセルに記憶させるようにしたこと
を特徴とする半導体記憶装置が提供される。

〔作用〕 本発明においては、メモリセルの、例えばビ。

ト線にゲートを介してビット線に対応した複数のレジス
タを接続して該レジスタとメモリセルとの間で１回のア
クセス指令で所定のワード線に接続された全ビット線の
メモリセルのデータを一括して読出又は書込可能として
おく。一方、メモリセルから読み出され上記レジスタに
保持されている値が、ポインタレジスタの指定に応じた
範囲で修飾され再び元のレジスタに戻される。そして修
飾された内容が一括してメモリセルに書込れる。

〔実施例〕

本発明の実施例について添付図面を参照して下記に述べ
る。

第２図は本発明の第１実施例とし【の半導体記憶装置の
構成図である。

第２図に示す半導体記憶装置は、マ）　Ｉ７クス状に配
設されて成る複数のダイナミ、りＲＡＭセル（Ｍｅ）１
、該メモリセルのワード線ＷＬＩ　−ＷＬ２５６をロー
アドレス信号ＲＡｏ〜ＲＡ、に基づいて選択するローデ
コーダ５、メモリセルのビット線ＢＬＩ　。

ＢＬＩ〜ＢＬ２５６　、　ＢＬ２５６に接続されたセン
スアンプＳＡＩ　〜５Ａ２５６１７）列２、ゲート列３
、コラムアドレス信号ＣＡｏ−ＣＡ、に基づいて該ゲー
ト列の１つを選択するコラムデコーダ４、該コラムデコ
ーダによシ選択されたゲート列３に接続されるデータバ
スＤＢ、該データバスに接続された入出力アンプ２５を
有している。これらは通常のＤ−ＲＡＪＴＩの構成を示
しておシ、その動作も通常のＤ−ＲＡＭの動作と同様で
ある。尚、このＤ−ＲＡＭは２５６Ｘ２５６＝６４にピ
ットの容量を有している。

さらに第２図に図示の半導体記憶装置はトランスファゲ
ート列１０を介してビット線ＢＬＩ〜ＢＬ２５６に接続
されたデータ読出用シフトレジスタ列１２、同様にトラ
ンスファゲート列１１を介してビット線ＢＬＩ〜ＢＬ２
５６　Ｋ接続されたデータ書込用シフトレジスタ列１４
を有している。−読出用シフトレジスタ列１２には出力
アンプ１３が接続され、該出力アンプの出力信号Ｓ。Ｉ
ＪＴがＣＰＵ側からの修飾用入力信号ＳＸＮと共に修飾
回路１５に印加され、書込用シフトレジスタ列１４に印
加されるようになっている。

第２図に図示の読出用又は書込用シフトレジスタＳＲＩ
〜ＳＲ２５６の例示的具体回路として２相レシオ型シフ
トレジスタを第３図に示し、その動作タイミング図を第
４図に示す。すなわちシフトレジスタの動作は、前段の
シフトレジスタＳＲＩのノードＮ１４の値を、先ずマス
ター転送として、クロックツぐルスＰ１によシトランジ
スタＱ２□をオンし【ノードＮ２１に取り込み、該ノー
ドＮ２１の電圧レベルｄｆｒＩＪの場合ノードＮ２□の
レベルを反転させる。さらにスレーブ転送としてクロッ
クパルスＰ２によりトランジスタＱ２６をオンしてノー
ドＮ２□のレベルとノードＮ２５のレベルを同じにし、
該ノードＮ２５の信号レベルによりノードＮ２４の信号
レベルを反転させる。このようにして順次１ビツトずつ
シフトしていく。

第２図の記憶装置の動作について下記に述べる。

Ｄ−ＲＡＭ側とシフトレジスタ側は非同期で相互に独立
して作動するようになっている。従ってＤ−ＲＡＭとし
ては従来同様にアクセス可能であると共Ｋ、Ｄ　−ＲＡ
Ｍが非アクセス時、下記の如くＲ猫動作が行なわれる。

ＲＭＷ動作においては、先ず転送りロックトライバ１６
に転送指令ＴＲと共に読出指令Ｒ／Ｗ＝Ｏが印加されク
ロック信号ＴＣＬＫＡが出力される。これによυトラン
スファゲート列１０がオンとなシ、所定のワード線ｗＬ
ｌに接続されたビット線Ｂｌ、１〜ＷＬ　２５６のデー
タが一括して読出用シフトレジスタ列１２に読出される
。一旦シフトレジスタ列１２に記憶されたデータは出力
アンプ１３で読出され、出力信号Ｓ。Ｕ、として修飾回
路１５に印加される。

修飾回路としては、第５図に図示の如く、ＳＸＮ信号を
増幅するアンプ１５１、該増幅されたＳＸＮ信号とＳ。

８．信号のオアなとるＯＲゲート１５２、その出力を増
幅するアンプ１５３で構成されている。すなわち、第５
図の回路での修飾は元の信号に対して入力信号Ｓ、Ｎと
オア（ＯＲ）をとるようにしている。勿論修飾としては
、この外にも種々のものが考えられ、例えば第６図に図
示の如く、論理積処理（ａ）、排他的論理和（ｂ）又は
単なる反転（Ｃ）等がおる。

このようにして修飾された信号は書込用シフトレジスタ
列１４に書込れる。全【のシフトレジスタに修飾された
信号が入ると、転送指令ＴＲと書込指令〜Ｗ＝ｔが転送
り口、クドライバ１６に印加され、クロック信号ＴＣＬ
ＫＩによりゲート列１１がオンになシ、シフトレジスタ
列１４の内容が上記ワード線に接続されたメモリセルに
書込れる。

もっとも、メモリセルの内容はそのままにしておき、例
えば表示するときのみ上記修飾した値を使用したい場合
は、シフトレジスタ列１４に出力アンプを設け（図示せ
ず）、表示用のデータを出力することができる。この場
合、ゲート列１１はオフのままである。

以上に述べたようにワード線に接続されたメモリセルに
ついて一括して高速にＢＭＷ動作を行うことができる。

尚上述の実施例はＷ動作に２系列のシフトレジスタを用
いた場合について述べたが、上述のＷ動作は１系列のシ
フトレジスタでも実現できることは明らかである。すな
わち１系列のシフトレジスタをトランス７アゲート列を
介してワード線に読出／書込可能なように接続しておけ
ばよい。

上述の実施例の半導体記憶装置は、シフトレジスタ利金
てについてＲＭＷ動作を行うものである。

ところが一般に任意のビット線の範囲についてのみＲＭ
Ｗ動作を行う場合が多い。このような目的に好適な実施
例を下記に述べる。

第７図にその実施例としての半導体記憶装置の構成図を
示す。第７図において符号１００で示した部分は第２図
におけるメそリセルアレイ１、センスアンプ２、ゲート
列３、コラムデコーダ４、ローデコーダ５、Ｉ１０アン
プ等のＤ−ＲＡＭ部を概略的に示したものでビット線と
の接続関係を表わすようにコラム毎に概略的に示してい
る。

各ビット線ＢＬＩ〜ＢＬ２５６　Ｋはトランス７アグー
ト列２０ｍを介してシフトレジスタ列２１ａが設けられ
、該シフトレジスタ列の出力に出力ゲート列２２Ｍが設
けられ、該出力ゲート列の各トランジスタのドレイン側
がデータバスＤＢに接続され、該データバスは修飾回路
２５ｍに接続されている。さらに出力ゲート列２２ｍの
各トランジスタのｒ−トを制御するポインタシフトレジ
スタ（ＰＳＲ）列２３＆が設けられ、該ＰＳＲ列に値を
設定するコラムデコーダ２４ｍが設けられている。

シフトレジスタ列２１ｍの各シフトレジスタは第３図に
図示のものと同様のものにすることができ、該シフトレ
ジスタと出力ゲート２２＆及びＰＳＲとの接続関係の１
例を第８図に示す。第８図の回路の動作タイミングを第
９図に示す。クロ。

りＰｌ、Ｐ２によシ１ピ、トシフトされるのは前述の通
シである。さらにＰＳＲからのＰＯ信号により７’−タ
パスＳＤＢ　、　ＳＤＢにシフトレジスタの値が取シ出
される。

ポインタシフトレジスタ列２３ｍの例示的な回路図を第
１０図に示す。ｎ番目のポインタシフトレジスタＰＳＲ
ｎは、トランジスタＱ６０”Ｑ６７が図示の如く接続さ
れて構成され、これらが順次２５６個連続して接続され
ている。

第１０図のポインタシフトレジスタは、第１１図に図示
の如く位相の異なるｐｇ及びＮＰｉｉ：　Ｊ：　り成る
クロックパルスＴＣＬＫＩにより駆動される。七の動作
について述べる。ＰＥ信号がｒＩ（Ｊレベルの時、”　
ｎ　−１段目の出力情報５ｕｎ−１＝１とし、他の全て
の出力情報ＳＬ、＝・・・＝ＳＬｎ−１＝ＳＬｎ＝ＳＬ
ｎ＋１＝・・・５Ｌ２５６　＝　Ｏ）ニー　スる。トラ
ンジスタＱ６４によりｎ段目の５Ｐｎ＝　１にチャージ
アップし、ＳＰｎがトランジスタＱ７５のｅ−）に入る
ことでｎ−１段目の５ｐｎ−１＝ｏにリセットする。こ
れらＳＰｎ　１ＳＰｎ−１の情報はＰＥがｒＬＪレベル
になっても保持される。この状態でＮＰＥ信号がイネー
ブルになυトランジスタＱ６２　ｒ　Ｑ７□等を駆動す
ることで、トランジスタＱ６ｏとＱ７０のｒ−トに各ｋ
　５Ｐｎ＝　１　、５Ｐｎ＝０なる情報を伝える。これ
らトランジスタＱ４０と′Ｑ７０のゲートに蓄積された
情報はＮｇＰ信号がｒＬＪレベルになっても保持される
。こうしてトランジスタＱＡＯＩ　Ｑ１０が準備された
状態でＰＥ信号がｒＨＪレベルになると、５Ｌｎ＝　１
　、　ＳＬ、−１＝　Ｏとな９、その結果として、唯一
の「１」情報が隣接ピットに転送されたことになる。′
この時、トランジスタＱ７３Ａ　Ｉ　Ｑ７３１１は確実
に５ｕｎ−１＝０とするために、トランジスタＱ７０の
ゲートが高電位にされるのを防いでおり、トランジスタ
Ｑ６！ＳＡ　’　Ｑ６５ＢではＱ６０のゲートが充分高
電位にされるために、トランジスタＱ６３．のゲート電
圧がＳＬｎの出力とともに急速にｒＬＪレベルになるの
である。

第１０図のなかで、トランジスタＱ６６１　Ｑ６７＋Ｑ
７１または、Ｑ５６１　Ｑ５７　’　Ｑ４１という３対
のトランジスタは、大多数のＳＬｉが「０」であること
に対するフローティング防止用であり、トランジスタＱ
Ｓ＆　’　ＱＡ６　はデプレッシ冒ントランジスタまた
は抵抗素子である。なお同様な回路で、大多数の８Ｐｉ
がｒＯＪであることに対するフローティング防止回路を
用いてもよい（図示せず）。このようにＮＰｇ、ＰＥ信
号によシ１ビットずつシフトされていくと共に、前段の
レジスタがクリアされていく。このようにポインタシフ
トレジスタＰＳＲｉ〜ＰＳＲ２５６のうちの１つのみが
「１」であるようにしている。もりとも、この実施例に
おいては、コラムデコーダ２４１に工り修飾の対象とな
るビット線の範囲、すなわち第１のビット線から第ｎ番
目のビット線までが指定されると、上述の如くシフトさ
れていきｎ番目のシフトレジスタＰＳＲｎに「１」のセ
ットが固定される。

修飾回路２５ｍは前述と同様である。

第７図の記憶装置の動作について述べる。

転送要求信号ＴＲ＝１となると転送りロックトライバ２
６ｍから発せられたクロ、り信号Ｔｃｍによシゲート列
２０ｍがオンとなシ、所定のワード線とビット線ＢＬＩ
〜ＢＴ、２５６に接続された２５６個のメモリセルのデ
ータが一括してレジスタ列２１ｍに保存される。

次にｎ番目のＰＳｕｎの出力が「１」でおるから、レジ
スタ列２１＆のｎ番目のレジスタＳＲｎの出力ゲートが
オンにされ、図示しないクロックパルスによｐ　ＳＲ，
〜ＳＲｎが１ビツトシフトされると共にＳＲｎの出力が
データバスに取り出される。データバスに取シ出された
データを参照データとして入力信号８１Ｎと修飾回路２
５ｍで修飾される。次のサイクルで上記修飾された値が
ＳＲ１に入力されると共にＳＲ，〜５Ｒｎ−，がＳＲ２
〜ＳＲｎにシフトされ、当初のＳＲ，、の内容がデータ
バスに取り出される。

以下ｎビットについて上記同様修飾処理が行なわれる。

尚上記同様、修飾した内容をメモリセルに書き戻さず、
シフトレジスタ列２１ａから他の装置に出力することも
可能である。

このように１番目〜ｎ番目の所定の範囲のビット線につ
いてＢＭＷ動作を高速で行うことができろうワード線側
につい℃もローデコーダを制御することによシ所定の範
囲でＲＭＷ動作を行うことができる。

以上の実施例はビット線について第１番目〜第ｎ番目に
ついて修飾可能としたが、任意のｎ４Ｍ□番目の範囲に
ついて修飾可能にすることができる。

本発明の他の実施例を第１２図に示す。第１２図の回路
は第７図のシフトレジスタ列２１ｍに代えてＳ−Ｒフリ
ップフロ、プを用いた場合を示したものである。すなわ
ちシフトレジスタに代えてフリップフロップ２７３、オ
アゲート２７１、インバータ２７２から成るラッチ回路
２７ｂとこれに係るｆ　−）　２２　ｂ及び２８ｂを設
けたものである。

第１２図の回路の動作は次の如くなる。先ずクロック信
号”ＣＬＫＡでビットりＢＬｌ上のメモリセルの内容が
ゲート２０ａ、オアゲート２７１を介してフリップフロ
ップ２７３に記憶される。フリラグフロップ２７３の出
力Ｑが４インタシフトレジ′　　スタＰＳＲｉの制御信
号によシグート２２＆を介してデータバスＤＢに取シ出
され修飾回路２５ｍで修飾される。修飾された内容はゲ
ート２２ｂ、オアゲート２７１を介して再びフリップ７
０．ｆ２７３に記憶される。修飾され記憶された出力Ｑ
がクロ、り信号ＴｃＬＫ！ｌでグー）２８ｂを介してビ
ット線ＢＬｉのメモリセルに書込まれる。

上述のＲＭＷ動作を更に高速にするためｎ系列にした場
合の構成図を第１図に示す。すなわちメモリセル側１０
０との接続は上記同様であるがＢＭＷ動作をｎ並列で行
なえるようにするため、データバスＤＢ−１〜ＤＢ−ｎ
　、修飾回路２５−１〜２５−ｎ　　をｎ系列設げ、ポ
インタレジスタ２３−１〜２３−ｎ　とし・ゾスタ列２
１−１〜２１−ｎをそれぞれ並列動作し得るようにした
ものである。ポインタレジスタ列２１−１〜２３−ｎ及
びレジスタ列２１−１〜２１−ｎはシフトレジスタでも
７す、プフロ、グのいずれでもよい。修飾回路２５−１
〜２５−ｎは同じ回路である。修飾回路は第５図及び第
６図に図示のものの外種々のものとすることができ、又
目的に応じてこれらの回路を切替えて種々の修飾を行う
ことができる。

また、特定の領域のメモリセルｍＸｎについてＲＦｉ％
％ｒを行なわせる場合の実施例を第１３図及び第１４図
に示す。

第１３図に図示の回路は、ビット線ＢＬｏ−ＢＬ５１１
に接続されたゲートＱ。〜Ｑ５１．から成るゲート列３
１、該ゲート列３１の他方に接続されたデータラ、子回
路ＤＬｏ−ＤＬ５１１から成るラッチ列３２、該ラッチ
列３２の他方に接続されたｒ　−）　ＱＡｏ〜ＱＡ５１
１から成るゲート列３３、該ｒ−）列３３のゲート　　
、を制御するシフトレジスタ５ＲＯ−８Ｒｓ、１から成
るシフトレジスタ列３４を有している。ゲート列３３は
データバスＤＢに接続され、該データバスＤＢには修飾
回路２５ｍが接続されている。この例においてはメモリ
セルは５１２Ｘ５１２の構成となっているが、その他の
回路は前述と同様である。

第１３図回路の動作について述べる。

メモリセル側が非アクセス時、ローデコーダ５かも特定
のワニド線ｗＬｊが選択され、り筒ツク信号φ８がオン
にされると、ゲート列３４の全ゲートＱＯ””　Ｑ５１
１がオンとなりワード線ＷＬｊに接続されたメモリセル
の内容がビット腺ＢＬｏ′−ＢＬ５４．及ヒグートＱ。

−Ｑ５，１を介してデータラッチ回路ＤＬ。

〜ＤＬ５１１に記憶される。クロック信号φＳは上記転
送期間後オフになり、メモリセル側は通常のアクセスが
可能となる。

一方データラッチ回路ＤＬＯ”　ＤＬ５１１に保持され
たもののうち、シフトレジスタ３４の特定のもの、例え
ばＳＲｉ　−ＳＲ１＋ｎについてＢＭＷ動作が行なわれ
る。先ず、シフトレジスタ５Ｒｏ−５Ｒ１−１について
はコラムデコーダ２４ｍからの信号ＣＬｏ−ＣＬ、。

によりオフであシ、シフトレジスタ５ＲｏＮＳＲ，。

の出力はオフであるから、ゲートＱＡｏ〜ＱＡ（ｉ−１
）はオフのままであるからデータラッチ回路ＤＬｏ〜Ｄ
ｔ、、−、の内容はそのままである。次にシフトレジス
タＳＲｉ〜ＳＲｉ　＋ｎはコラムデコーダ２４ｊｋの信
号ＣＬＩ　−ＣＬｉ＋。により順次オンとなる。このオ
ン出力によシグートＱＡ１〜ＱＡ（１＋Ｈ）が順次オン
となる。この場合、データバスＤＢ上にデータ入力Ｄｌ
ｎが加えられ、修飾回路２５ａで修飾された内容が順次
データラッチ回路ＤＬｉ　−ＤＬｉ＋１に保持される。

データラッチ回路ＤＬｉ＋ｎ＋１〜ＤＬ５１１について
は、メモリセルの内容が保持されたままである。従って
、ワード線ＷＬｊについて、ビット線ＢＬｉ　−ＢＬｉ
＋。の範囲で修飾された内容がデータラ、子回路ＤＬｉ
〜ＤＬｉ＋。に保持され、他のデータラッチ回路につい
てはメモリセルの内容がそのまま保持され【いる。

この状態で、メモリセル側非アクセス時に、クロック信
号φ３を一定時間オンにし、ゲート列３１をオンにし、
データラッチ回路３２の内容をワード線ｗＬｊに接続さ
れたメモリセルに書き込む。これにより、ビット線ＢＬ
ｉ　−ＢＬＩ＋、の範囲のメモリセルのみ修飾をした内
容が記憶される一方、他のメモリセルには前の状態が保
持される。

以下同様にワード線ＷＬ　ｊ＋　１〜ＷＬｊ＋ｍＫつい
て上記動作を行うことによシ、メモリセルの特定の領域
ｍＸｎについてのみ、高速にＲＭＷ動作を行うことがで
きる。

第１４図は第１３図の回路のｅ−）列３３を、入力デー
タパスＤＢ（Ｉ）に接続されたｒ−トＱＢｏ〜ＱＢ５１
１とから成るｆゲート列３５と出力データバスＤＢ（０
）に接続されたゲートＱＡｏ〜Ｑ！１５１１から成るゲ
ート列３３としたものである。

この回路は、一旦データラ、チ回路ＤＬｏ−ＤＬ５．　
。

に取シ込んだメモリセルの内容を、特定の範囲１〜ｉ＋
ｎについて入力データＤｉｎと修飾回路２５ｍで修飾し
た後データラッチ回路ＤＬｏ−ＤＬ５１．に保持し、メ
モリセル側非アクセス時に上記同様メモリセルに記憶さ
せるものである。

この回路においては、特定のメモリセル領域ｍＸｎにつ
い【元のメモリ内容について、高速にＲ鼎動作を行うこ
とができ、その他の領域は元のままにしておくことがで
きる。

〔発明の効果〕

以上に述ぺたように本発明によれば、メモリセルの任意
の部分につい【高速にリードモデファイライト動作を行
うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての半導体記憶装置の構
成図、第２図は本発明の他の実施例としての半導体記憶
装置の構成図、第３図は第２図装置におけるシフトレジ
スタの回路図、第４図は第３図回路の動作タイミング図
、第５図は第２図装置における修飾回路図、第６図（、
）〜（ｃ）は第５図の変形例を示す図、第７図は本発明
のさらに他の実施例としての半導体記憶装置の構成図、
第８図は第７図装置のシフトレジスタとデータバスの接
続を示す図、第９図は第８図回路の動作タイミノ３グ図
、第１０図は第７図装置のポインタシフトレジスタの回
路図、第１１図はその動作タイミング図、第１２図は第
７図装置の変形形態を示す図、第１３図及び第１４図は
本発明のさらに他の実施例を示す図である。 （符号の説明） １０．１１・・・トランスファゲート列、１２．１４・
・・シフトレジスタ列、１５・・・修飾回路、２０・・
・トランスファグー）列、２１−１〜２１−ｎ・・・レ
ジスタ列、２２−１〜２２−ｎ　・・・出力ゲート列、
２３−１〜２３−ｎ・・・ポインタシフトレジスタ列、
２４・・・コラムデコーダ、２５−１〜２５−ｎ・・・
修飾回路。

Claims (1)

【特許請求の範囲】
1. １、複数のメモリセルの一方のアドレス選択線に転送ゲ
   ートを介して接続された複数のレジスタ、該複数のレジ
   スタの出力の各個に設けられた出力ゲート、前記複数の
   レジスタの内容をデータバスに移すため前記出力ゲート
   を制御する複数のポインタレジスタ、及び、前記データ
   バスに移されたレジスタの内容に所定の修飾処理を行な
   い再度該当するレジスタに記憶させるようにしたデータ
   修飾手段を備え、前記一方のアドレス選択線に接続され
   たメモリセルのデータを一括して読出し、メモリセルの
   他方のアドレスの所定の範囲について前記所定の修飾処
   理を行ない、前記一方のアドレス選択線に接続されたメ
   モリセルに記憶させるようにしたことを特徴とする半導
   体記憶装置。