JPH02500228A - エラーデータ訂正可能なコンピュータ用記憶装置及びディジタルデータの記憶方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 故　０型　リ。正記、装置 ・本発明は、ディスク・ドライブ等といったコンピューターと併用する大容量記 憶装置に関するものである０本発明は、コンピューターと共に大容量記憶のため に使用するディスク・ドライブでの特定のユーティリティを有し、こうしたユー ティリティに関連して説明する。しかし、本発明の利点は又、（光ディスク、高 密度ＨＭＡ、アレイ、磁気バブル・メモリー等といった）他の大容量記憶装置と 共に有利に使用可能である。

コンピューター技術の現況にあっては、いわゆる「ウィンチェスタ−」のバラエ ティのディスク・ドライブ等は、プログラムとデータの大容量記憶のため採用さ れている主たる装置である・そのコストが廉価であることから、ディスク・ドラ イブは、市販されている外来機が存在している場合でも・将来おそらく広汎に使 用されよう。

従来技術によるディスク・ドライブは、一般に第１図ないし第４図に示された様 式で動作する。第１図に示される如く、ユーザー用ＣＰ　Ｕ　（１０）は、典型 的にはバス（１２）に接続され、このバスは、逆に全体的に（１６）で示された 等しい非インテリジェント・システム・ディスク・ドライブ・に対する入出力を 行なうとりわけ非インテリジェント・システム・ディスク・コントローラー（１ ４）に接続される。コントローラー（１４）とディスク・ドライブ（１６）は、 一般にユーザー用ｃ　ｐ　ｕ　（１０）で間合された内容を行なうに過ぎないの で、非インテリジェントと言われている。

ディスク・ドライブ（１６）は、Ｉ１０ケーブル（１８）により、コントローラ ー（１４）に接続される。ディスク・ドライブ（１６）内には、ディスク・ドラ イブのヘッドを位置付け、アナログ−ディジタル変換、ディジタル対アナログ変 換等、記憶ディスク（２２）自体の読取りと書込みを行なうのに必要な動作を行 なう機械的／電気的ドライブ・アッセンブリー（２０）が存在している。このプ ロセスについて、第２図及び第３図に一層詳細に示す。

記憶ディスク（２２）は、１個以上の物理的ディスク（２４）を含み、このディ スクは、矢印（２８）で示される如く、中央ボス（２６）の周わりを回転する。

典型的には、アドレッシングの目的のため。

ディスク（２４）は同心状のトラック（３０）に分割され、このトラックは逆に セクター（３２）に分割される。垂直方向に整合している任意個数のトラック（ ３０）は、「シリンダー」を形成し、そのシリンダーは、ヘッド（３４）を再位 置付けせずに読取ることができるデータの最大量である。

ディスク（２４）は、（図示せざる）検出可能な周縁インジケーターを有し、こ のインジケーターにより、ドライブ・アッセンブリー（２０）内に備えているア ドレッシング論理は、ディスク（２４）の回転位置を決定できる。読取り／書込 みヘッド（３４）は、ヘッド位置付は機構（３８）に接続されたアーム（３６） の端部上に位置付けられ、このヘッド位置付は機構により、ヘッド（３４）は、 矢印（３９）で示された如く、ドライブ・アッセンブリー（２０）の制御下で内 方及び外方へ移動できる。

ディスク（２４）上の特定のロケーションから読取るか、又は特定のロケーショ ンに書込むため、正確なヘッド（３４）が電気的に選択され、アーム（３６）が 、ヘッド（３４）を全て適当なシリンダー（３０）に半径方向に位置付けるべく 一体となって移動される。従って、ディスク（２４）の回転位置は、読取り又は 書込みに対する所望のセクター（３２）がその選択されたヘッド（３４）の下側 にくる迄モニターされる。その時点で、読取り／書込みはディスク（２４）の回 転速度で決定される速度にて行なわれる。

こうしたディスク・ドライブは、利用できる改善内容が欠けていることから、今 日迄許容されてきた多数の問題点をかかえている。

一例として、ヘッドと磁気表面材料利用は、ディスク（２４）上での一層高い記 憶密度が可能となるように開発された。この技術は、シリンダー１個あたり多く のセクター、及びディスク１個あたり多くのシリンダーを可能にした。これは、 相対的に言って、一層高い容量と高い速度を提供している。

この速度の点に関して、エレクトロニクス及びディスク・ドライブ技術の他の領 域は、相当高い転送率を可能にするように発展してきたが、物理的改善の局面は 、転送率における有意義な改善に対し障害を生み出すような未発達のままである 。最も初期のコンピューターでは、コンピューターの主記憶装置として１回転ド ラム記憶装置が採用された。このドラムの外面は磁気材料が被覆され、読取り／ 書込みヘッドが、その磁気面に隣接して永久的に取付けられた。各ヘッドは、ド ラムの１つのトラックを表わし、各トラックは多数のセクターに分割された。

アドレッシングは、ヘッド（即ち領域）の選択と回転位置の選択によりなされた 。これらの初期のドラム記憶装置は、　２６００ｒｐｍで回転している。

今日「ハイテクＪディスク・ドライブは１本明細書での説明上重要でない物理的 制限があることから、依然３６００ｒｐ＋ｓで回転している。回転速度は、デー タを読取り／書込みヘッド（３４）に対し転送できる速度を決定するので、回転 速度は３６００ｒｐｍ以上に増加出来ず、ビット密度が、実質上その現在のレベ ルにおいて最大にされる場合は、ディスク・ドライブ転送率を増加させるポテン シャルはない。

第１図ないし第３図の簡略化された図面で表わされている如き従来技術のディス ク・ドライブに関連した他の制限事項は。

アーム（３６）とヘッド（３４）を、選択されたシリンダーの間で物理的に内外 へ移動させることに関連した「シーク時間」である。

特に、運動が半径方向最端（即ち、回転中心に隣接するロケーションとディスク の周縁部の間）の間にある場合は、運動に対するシーク時間は相当なものであり 、こうしたシーク時間は。

ディスク（２４）がヘッド（３４）の下方で回転しているが、読取り又は書込み が行なえないようなロスト時間である。

半径方向最端の間で読取り／書込みリクエストが繰り返される場合は、「スラッ シング」の問題もあり、即ちアームとヘッドは、１半径方向に加速して逆方向で は逆に加速してブレーキをかけ、次に、再びブレーキをかけなければならない。

半径方向と距離が長い場合は、この繰返される始動と停止が運動を行なっている 構成要素に致命的な高い力を発生する。これは勿論、ドライブ及びドライブの構 成要素の寿命を縮めること、または欠落をもたらす。

ディスク（１４）、バス（１２）、　ＣＰＵ（１０）に対するシステム・コント ロールに対し、「シーク時間」は待ち状態として表われ。

この場合、他の有用な仕事は、ディスク・リクエスートが完了する追打なうこと ができない、シーク時間は、大部分の全体的なディスク・リクエスト・サイクル 時間を平均化し、ＣＰＵの性能を直接低減化する。工１０ディスク・リクエスト の個数が高くなるほど、システム性能の劣化は、「Ｉ　１０ＪＩ又は「ディスク ・バウンド」状態が到達する迄大きくなり、その時点で、高いシステム性能を達 成することはできない。

第４図に関連して最も良く理解できる従来技術のディスク・ドライブ技術の更に 他の有害な局面は、再構築可能性を推論考察する信頼性にある。即ち、失なわれ たデータをどのように保護し、失なわれたデータをどのように再構築できるか？ 従来技術に関連して、その答えは「貧弱」及び「ノー」である、第４図は、典型 的な従来技術のディスク（２４）上での記憶における４個の連続する８ビツト「 バイト」である、バイトは書込マレ、図面に示される矢印の方向において、上部 から底部へセクターと形態で連続的に読まれる（即ち、データのブロックは、通 常、バイト長さが２５６．５１１１０２４又は２０４８である。）従って、第１ バイトは２進数１０１０１０１０であり、一方、最後のバイトは１１１１１１１ １である。

しかし、読取り中又は書込み中におきた、又は追加されたビットに対し、エラー を「保護する」ため、従来技術では、各データ全体、即ちバイト、ニップル等を 記憶した状態で、いわゆる「パリティ」ビット（図面ではビット位ｉｉ　ｉｐ」 で表わされている）を採用することが開発され、それが採用され続けている。こ のパリティ法は、「偶数」又は「奇数」のいず九かにできる。このパリティ法は 、バイトを含むビットにパリティ・ビットを加えた合計値が、常時個数の点で偶 数にならねばならない偶数パリティ・システムである。

第１バイト（１０１ｏ１０１０）おいて、「１」の個数は、４、即ち偶数である 。従って、パリティ・ビットは１ｒＯＪｌである。

第１バイトが読まれると、ハードウェアは（パリティ・ビットを含む）ビット数 を合計し、その合計値が偶数である場合はエラーが無い、「１」ビットが失なわ れるか又は追加されると、その合計値は奇数になり、「パリティ・エラー」状態 が存在することになる。

しかし、エラーにおけるビットのビット位置は判らないので。

訂正動作を行なうには情報が不充分である。更に、データが転送される際、デー タの各連続して転送されるセクターと組み合って、巡回冗長コード（ＣＲＣ）が 存在する。データの各セクターに対するＣＲＣがチェックされ、ＣＲＣ試験が失 敗すれば、セクター完全性エラー状態が存在する。セクター内に前述したパリテ ィ・エラーが存在する場合は、セクター完全性のＣＲＣ試験が失敗する。

典型的に、こうした場合に取られる唯一の「修正！（動作）は。

ＣＲＣエラーが転送されたか否かを調べるため、読取り又は書込みを、「ｎよ（ システム内で予め作り出した値）回繰り返すことである。

ＣＲＣエラーが持続する場合、唯一の可能な動作は、（ディスク読取りエラー、 再実施−統行一打ち切り？）といった続行方法についての指示を間合せるオペレ ーター宛のエラー・メツセージをプリントすることである。

失なわれたディスクの再構築が望ましいか、又は必要である場合は、従来技術は 、冗長ディスク、他のディスク、テープ等に対するディスク上のデータとプログ ラムの「バック・アップ」又はコピーといったコスト高で時間のかかる方法に依 存してぃた。冗長ディスク・システムにおいては、１つのディスクにエラーがあ れば、データは、Ｉｒ複製」ディスク上に依然入手可能であるとの考えの下に、 全てが動的に複製されている。コスト因子を無視すれば、この思想は全て、（デ ィスク・エラーの共通源である）非常駐電圧スパイクが同じエラー・データを両 方のディスク上に同時に書込む迄良好である。

バック・アップ・システムは、コンピューター使用のごく初期から使用されて来 ている。初期のシステムでは、（極めて時間のかかるプロジェクトである）テレ タイプ機のパンチ紙」二に。

メモリー内のデータをパンチ・アウトすることで、このバック・アップを行なっ た。つい最近のバック・アップ・システムでは、典型的にはバックアップさ九で いるデータの記憶のため、磁気テープ又はディスクの成る種の技術が採用されて いる。それでも、その方法はコスト高であり１時間がかかる上、最後のバック・ アップ時間と故障時間に間に失なわれたデータが損なわれる。

コントローラーと記憶装置に関する従来技術については、コントローラーは、全 て関連ある記憶装置に関し、結線されることも注目すべきである。記憶装置の寸 法が一定である場合は、この記憶装置に関連あるコントローラーの内部論理の寸 法が固定される。

記憶装置の寸法が、一定の限界内及び寸法増分内で変わる場合は、コントローラ ーは、どのモデルであるかを記憶装置に間合せ、各種モデルに対する内部論理に おける予め決められた寸法から選択することができる。コントローラーが設計さ れ。構に適合する能力がない。

ユーザーが新しい種類又は寸法の装置を入手したい場合は。

新しいコントローラーも得られなければならない、同様に、ユーザーのインター フェース側で新しいインターフェース規則が適用されれば、コントローラーは、 適当なインターフェースを有するものと置換しなければならない、同じことが、 記憶装置側で生じ、新しいインターフェース規則は、全体的に新しいコントロー ラーを意味する。

シーク時間の問題に関しては、システム性能の劣化原因としてシーク時間の僅か の認識があり、問題に対しである種の訂正を提供する試みも少なかった。これは 、その試みが前述した構造と動作の従来技術によるコントローラー／記憶装置の 様式内で出されたことによる。従って、こうしたシーク時間冗長における唯一の 市販されている発展性のある試みは、ユーザー用ＣＰＵと個々のディスク・ドラ イブに接続された複数個のコントローラの間に「ラウンド・ロビン」に基づく最 適化ハードウェアを介在させることである。

各種コントローラーに対する読取り書込みリクエストを使用すると、最適化ハー ドウェアは、その後、連続的にそのリクエストがなされたか否かをチェックする ため、コントローラーに間合せる。なされていない場合は、ハードウェアは、完 了しているリクエストを見付は出すまで次のリクエストへ移動し、そのリクエス トを処理する。これは、従来技術のバランスにおける如く、ファースト・イン・ ファースト・アウト（ＦＩＦＯ）ベースでリクエストを取り扱うよりも優れてお り、最適化よりも優れている。

しかし、従来技術のコントローラーと記憶装置と動作モードの範囲内では、これ はおそらく期待できる最良のものである。

過去数年の間、一連のディスク・ドライブの転送率の障害（即ち実際にシーク時 間の性能に対する欠点を無視すること）の認識において、主として初期の仕事は 、並行転送ドライブ（ＰＴＤ）でなされて来ている０本明細書における本出願人 の発見内容とは異なり、この仕事は、シーク時間がデータ転送率の問題とは無関 係であると仮定している。

ＰＴＤ開発の現況は、「シリアル・チャンネル・ディスク・ドライブにより発生 される多くの適用例における難点はＰＴＤで克服されるが、価格７Ｍバイトは高 く、技術は依然改善中である。ＪＪと題する富士通アメリカのマイケル・ガメー ル（ＭｉｃｈａｅｌＧａｍｅｒｌ）の論文に報告されており、これはｒＨＡＲＤ ｃＯＰＹＪ誌の１９８７年２月号の第４１頁から始まっている。

一般に、この論文によれば、今日迄開発されたＰＴＤで採用されている方法は、 実際に又は究極的に一致してスピンするよう、機械的又は電気的にリンクされて いる多数の磁気ディスクに対し並列に書込まれるデータをもって、アーム上にて 一致して移動する多数の読取り／書込みヘッドを採用することである。

決定能力が少ないか又は皆無であるいわゆる「沈黙」端末の場合、従来技術のＰ ＴＤは、「沈黙」ディスクとして分類できるので、一般に提供される一般の論理 は、パーツの整合における僅かの相違、従って５時間ドメインにおけるデータ転 送ビット位置の待ち時間を補償するよう、データ転送に対する経路内に採用され た関連ある論理（即ち、「非スキニー回路」）を有するＦＩＦ○バッファーの形 態である。

多くのＰＴＤ開発者は、「インテリジェンス」を提供することを提唱しているが 、開発者がインテリジェンスと考えていることは、ユーザー・インターフェース の部分のみであり、実際は、性能のポテンシャルを劣化させているように思われ る。

先の論文に記載しである如く、各ＰＴＤアームを別々に支持し、ハードウェアを 駆動することは、二重手間である。他の点で、ＰＴＤの構造は高性能のシリアル ・ドライブと類似している。転送データ等の自己チェック及び訂正を行なうこと についての説明はない。ユーザー側又は記憶装置側のいずれかに依存するインタ ーフェースを提供することも説明はない、シーク時間の最適化は述べられていな いだけでなく、実際に無視されている。

最後に、「障害の許容範囲」という概念と、この目標を達成する従来技術の記憶 装置のシステムの不能性について記載すべきである。

障害の許容範囲コンピューター・システムに関する最近の論文は、障害の許容範 囲システムを、「単一の欠陥が機能上ユーザーに明らかでなく、換言すれば、障 害の許容範囲が素子の欠落時にもシステムが処理し続けることを意味するシステ ムＪとして述べられた。

障害の許容範囲に対し、５つの特性即ち、冗長性、検出１分離、再構成及び修復 がある。最初に、システムの各素子は、素子が欠落した場合、その責任をとる他 の素子が存在するようバック・アップを有しなければならい、第２に、その欠陥 が認識でき、次に修復できるよう、欠陥はシステムにより検出可能でなければな らない、第３に、欠陥のある素子は、１つの素子の欠陥が他の素子に悪影響をお よぼさないよう、システムの残りの部分から分離されなければならない、第４に 、システムは。

欠陥のある素子からの作用を無くシ、欠陥にも拘わらず動作を続行するよう、そ れ自体で再構成できなければならない、最後に、修復した場合、その欠落した素 子は、処理上と中断を伴なわずにサービス態勢に戻らなければならない。

現在の記憶システムに関連して、障害の許容範囲の考え方は単独では存在しない 、前述した５件の特性について記載されていない、前述した如く、典型的な従来 の技術のディスク記憶システムにおいては、非常駐ではなく、従って動作の繰返 しにより訂正可能なＣＲＣエラーは、結果的にシステムの続行不能性を極めて明 らかにもたらすものである。

従って１本発明の第１の目的は、シーク時間等の減少を通じて１個々の装置と能 力の最適使用を行なうインテリジェントな利点をもたらすコントローラー及びデ ィスク・ドライブの如き関連のある記憶装置に対する新たな方法を提供すること である。

本発明の第２の目的は、一段と精巧で価格の高い記憶技術を採用する必要性のな い高容量を提供することである。

本発明の第３の目的は、障害の許容範囲、高信頼性及び失なわれたデータの簡単 かつ容易な再構成能力を提供することである。

本発明の第４の目的は、大容量データ記憶システムをバック・アップする必要性 を劇的に低減化し、多くの場合無くす記憶システムの技術に対する新たな方法を 提供することである。

本発明の第５の目的は１通常回転速度とシーク時間により与えられる限界を越え て、記憶装置からのデータの転送に対し転送率を広範に増加可能にすることであ る。

本発明の第６の目的は、慣用的なコンピューター記憶装置コントローラーと両側 におけるインターフェース透過性と、慣用的な装置の間の通信と動作上のインテ リジェンスをもたらす慣用的な記憶装置の間に介在される今日迄存在していなか った装置を提供することである。

本発明の他の目的と利点については、次に記載する添付図面に関しての詳細な説 明から明らかになろう。

前掲の目的と他の目的は、 エラー／回復コード・ビットを含む余分の記憶装置１基を使用することで失なわ れたデータの再構成をする：多記憶装置に対し読取りと書込みを同時に行なう単 一コントローラーを有する； ユーザー又は採用された記憶装置とのインターフェースを容易に変える； ユーザー又は採用された記憶装置との多数のインターフェース規則を同時に採用 する； 異なる記憶装置型式の同時的使用を含む各種記憶装置型式に迅速かつ容易に適合 する； ユーザーの透過性と簡便性のため他の記憶装置を張り合せる：及び 各種寸法の装置に適用させる 能力を備えている本発明の記憶装置と制御システムにより達成される。

より詳しくいうと、前掲の諸口的は、失なわれたデータを動的かつ透過的に再構 成でき、かつディジタル情報を格納する複数個の個々の第１記憶装置及びエラー ／回復コード・ビットを記憶する個々の第２記憶装置を含む本発明の記憶装置に より実現される。

個々の複数個の第１記憶装置を横切って対応する個々のビット位置において、デ ィジタル情報に対する予め定められたパリティ・チェック・アルゴリズムに従い 、個々の第２１！’ｉ！憶装置内に。

エラー／回復コード・ビットを発生し記憶する装置が設けである。

更に、ディジタル情報の転送中に、第１及び第２の個々の記憶装置に一方の記憶 装置がエラーを検出する際、パリティ・チェック・アルゴリズムにより、ディジ タル情報内のエラーにおける変更されたビットを再構成する目的から１個々の複 数個の第１記憶装置を横切って対応する個々のビット位置の内容と組合せた状態 で、エラー／回復コード・ビットを使用する装置が設けである。

更に、諸口的を達成する目的で、ユーザー用ＣＰＵから読取り書込みリクエスト を受取るインターフェース装置を配設してあり、複数個の記憶装置とインターフ ェースし、同時にこれらの記憶装置を動作させる複数個の記憶コントローラー装 置を。

インターフェース装置と複数個の記憶装置の個々の記憶装置の間に接続しである 。

更に、インターフェース装置には、第１インターフエース規則に従ってユーザー 用ＣＰＵからのリクエストを受取り、複数個の記憶装置とインターフェースする 記憶装置コートローラー装置で使用される第２インターフエース規則に、そのリ クエストを変換するインターフェース定義付は素子が含まれている。

更に、インターフェース装置には、記憶装置に対するデータの書込みと記憶装置 からのデータの読取りにおいて、記憶装置コントローラーの動作のシーケンスを 制御する複数個の記憶装置コントローラーに動作可能に接続されたＣＰＵ装置を 有する制御部分が含まれている。

更に、好適実施例においては、複数個の記憶装置の個々の記憶装置に、複数個の データ・バッファーが接続され、この記憶装置からデータは書込まれ、関連ある 記憶装置に関して、データがこの記憶装置内に読込まれ、全ての記憶装置に書込 むべきデータが、関連ある記憶装置のデータの転送のためのデータ・バッファー に転送される前に入力されるバッファー・メモリーが存在し、ＣＰＵ装置にはデ ータがバッファー・メモリー内に入れられた時点に、この関連ある記憶装置に対 する書込みを直ちに認める論理が含まれている。

また、ＣＰＵ装置には、バッファー・メモリー内のデータをチェックし、その読 取りリクエストがユーザーから受取られてバッファー・メモリーがこうした場合 におけるキャッシュ・メモリーとして作用する際、その実際の読取りを伴なわず に関連ある記憶装置から読取られたものとして示す論理が含まれている。

本発明は、図面を参照することで更に理解されよう。

第１図は、従来技術のディスク・ドライブ・システムとユーザー用ＣＰＵとのイ ンターフェースを行なう様式を簡略化した図。

第２図は、第１図の従来技術のディスク・ドライブ・システムに採用されたディ スクとヘッドの位置付はシステムの簡略化された平面図。

第３図は、第１図の従来技術のディスク・ドライブシステムに採用されたディス クとヘッドの位置付はシステムの簡略化された側面図。

第４図は、第１図ないし第３図の装置の如き装置に採用されたパリティ・チェッ クの従来技術による方法を示す図。

第５図は１本発明のインテリジェント・ディスク・ドライブ・システムの簡略化 されたブロック図。

第６図は１本発明に採用された仮想ディスク・コントローラーの基本構造を示す 簡略化された図。

第７図は、本発明の一実施例による、比較の目的のため、第４図におけるデータ 装置と対応している複数個のディスク・ドライブユニットのデータ装置を示す簡 略化された図。

第８図は１個々のディスク・ドライブが、一連のバイトを含む連続したビットと してユーザーによる後続のアクセスのため。

第７図のデータをバッファー内に転送する方法を示す簡略化された図。

第９図は、ユーザーによる後続のアクセスのため個々のディスク・ドライブが第 １０図のデータを、非同期的に別々のバッファー内に転送する方法を示す簡略化 された図。

第１０図は１本発明の第２実施例による。又、比較目的のため第４図における記 憶されたデータに対応する複数個のディスク・ドライブ・ユニットでのディスク 格納を示す簡略化された図。

第１１図は、本発明による仮想ディスク・ドライブ・システムの更に詳細なブロ ック図。

第１２図は、単一ディスク上での異なるシリンダーへの運動を要求するコマンド のシーケンスを行なう従来技術を示す簡略化された図。

第１３図は、仮想ディスクを含むディスクが向けられたシリンダーであり、ユー ザーに対する利便上の効果が、それにより実現される実施例で採用された本発明 を示す簡略化された図。

第１４図は、データを実際のディスク・ドライブに転送させる本発明の非同期キ ュー・メモリーをバック・アップしたバッテリーが、多くの適用例における動作 速度を改善する目的からキャッシュ・メモリーとしてどの様に動作するかを示す ブロック図。

本発明は、従来技術の単一ディスク・ドライブをデータに対する個々の別々の複 数個の慣用的な従来技術のディスク・ドライブとデータに関連あるエラー回復コ ード（ＥＲＣ）ビットを含むことに向けられた１つの付加的ディスクからなる仮 想ディスク・ドライブと置換し、複数個のディスク・ドライブが同時かつインテ リジェント的に並列動作することに基づいている。以後詳細に説明される如く、 こうした今日追試みられなかった方法は、本発明の前述した諸口的全ての基礎を 提供するものである。

仮想ディスクの容量は１個々のディスクの容量のＩｒｎ４１倍であり、従って、 容量増加と目的を達成する１個々のディスク・ドライブ内に、その固定転送率に て同じ回転速度を採用しても。

直列の代わりに、並列動作する仮想ディスクは、個々の、直列の回転的に制限さ れたディスク・ドライブで、実現可能な転率の少なくとも７倍又は８倍の転送率 を達成できなければならない。

以後の説明から明らかになる如く、障害の許容範囲、信頼性。

再構築可能性に関して１本発明のインテリジェント仮想ディスクの方法は、信頼 性を最大にし、頻繁に行なわれるバック・アツブを冗長な不必要なものとして真 に無くすことができるよう、再構築可能性を提供するものである。更に１本発明 は、基本的な障害の許容範囲に対する要求された個々の特性全てに適合する。

本発明のインテリジェント仮想ディスク・ドライブは、第５図に全体的に（４０ ）で示されている。第１図のユーザー用ＣＰＵ（１０）に対して、本発明の仮想 ディスク・ドライブ（４０）は、「透過性」であり、即ちＣＰ　Ｕ　（１０）に 対しては、従来技術のディスク・ドライブ（２０）の如き他のディスク・ドライ ブとして現われる。

接続は簡単な事項である。Ｉ１０ケーブル（１８）は、単に第１図ノ従来技術の ディスク°ドライブ（１６）から引抜かれ、本発明の仮想ディスク（３０）内に 差し込まれる。これが要求される全ての作業である。

真に有用なこととして市場で受入れらｈｈ、ば、装置を、現存するハードウェア とソフトウェアと「プラグ式に互換可能」でなければならないので、これは重要 な考察内容である。従って、本発明においては、ＣＰ　Ｕ　（１０）は、依然そ の通常の期待さ肛る様式にて、Ｉ１０ケーブル（１８）を介し、「ディスク・ド ライブｊ（４０）とインターフェースするよう、その関連あるディスク・コント ローラー（１４）に、その読取り／書込みリクエストを送る。

しかし、仮想ディスク・ドライブ（４０）内では、１／○ケーブル（１８）は、 実際にＣＰ　ｔＪに基づくインテリジェント・インターフェース、本発明の中心 である仮想ディスク・コントローラー（４２）に接続された制御部分（４３）と インターフェースする。逆に。

仮想ディスク・コントローラー（４２）は、第１図に示された如き個々の複数個 の慣用的な従来技術のディスク・ドライブ（１６）（１６’）ｔ＝使用するよう 接続されている。

ディスク・ドライブ（１６）　（１６’　）に対する仮想ディスク・コントロー ラー（４２）からの出力、及び仮想ディスク・コントローラー（４２）への入力 は、以後簡単に説明される如く、現在の状態で、いかなるフォーマットが採用さ れるにしろ、そのフォーマットに従わな【プればならない。

ディスク・ドライブ（１６）は、性質上慣用的なものであり、このドライブに対 するインターフェースも慣用的であるので、ディスク・ドライブ（１６）　（１ ６’　）は、増加した速度、容量及びエラー保護並びにこれらに関連ある再構成 といった本発明の非回転性に基づく薄利点を達成するよう、バブル・メモリー等 と容易に置換される。

更に、簡単に説明される如く、インターフェースの定義は。

いずれか一方の側における「慣用的な」インターフェースにおける変更の再構成 が、単にそのインターフェース定義付けを変えることにより行なわれるよう、別 々に置換可能である。この内的な再構成可能なインターフェースとは、新たな記 憶装置が、任意の時点にユーザーのインターフェースが一定かつ無変化の状態に とどまって採用可能であることに意味している。従って、実際、ユーザーにより アドレスされているディスク・ドライブは、バブル・メモリー又は他の記憶装置 に出来る。

従って１本発明は、ユーザー用装置と両方の方向において透過性を提供する記憶 装置の間に介在さ九た、従前に存在しなかった装置を具体化する。

簡単に第６図に移ると、最大の柔軟性を再構成可能性のため。

本出願人により本明細書で説明された本発明と物理的構造が単純化された型式で 示しである。

試験された実施態様においては、従来技術以上に、本発明の顕著性をもたらす「 インテリジェンス」を提供するべき採用されたＣ　Ｐ　Ｕ　（４４）がコンピュ ーター・バス（４６）に接続されている。

コンピューター・バス（４６）内にプラグ・インされた複数個のカード（４８） は、ＣＰＵ（４４）とディスク・ドライブ（４６）とのインターフェースを行な う論理を含む、カード（４８’）は、エラー／回復ディスク（１６）の欠落を制 御し検出する。これらは、共にドライブ（１６）　（１６’　）からの欠落を訂 正すべく論理とデータを含む。

システム・ディスク・コントロール・インターフェースは、採用された装置に関 連ある規則が変化すれば、仮想ディスク制御とインターフェースを迅速かつ容易 にその新しい規則に適合できるよう、別々のカード（６２）上に含まれている。

カード（４８）（４ｇ’　）も、コンピューター・バス（４６）と無関係になる よう専用バス（５０）により相互に別々に接続されている。

本発明によれば、データ（用語「データ」がディスク・ドライブに対する２進数 であるコンピュータ・プログラムを含む場合）は、多くの様式で仮想ディスク（ ４０）を含む並列ディスク・ドライブ（１６）（１６′）に割当てることが出来 る。

コンピューター技術の大部分の局面の場合と同様５時間、スペース及びコストに 関連して生じるトレード・オフが、本発明に存在している。各割当て様式は、本 発明の別の実施態様であり、この点に関しては、他方の割当てにつき成る程度の 利点と欠点をもたらす。

一部の適用例は、一実施例によって最良に行なわ第１４．他方、別の適用例は、 別の実施例により最良に動作する。従って、その選択は、目的とする適用に対し どれが最良に作用するかによる。ここで考えられる多数の典型的な実施例と各特 性について説明する。

当技術の熟知者は、以後説明する内容以上のデータに対する他の考えられる構成 が本発明の範囲と技術思想内で可能であり。

従って、以後説明する特定の事例は、その効果を制限する意図がないものである ことに注目されよう。

実際の従来技術とディスクにおいては、シリンダー各々が。

固定数のセクターの複数個のトラックに分割されることが典型的なものである。

各々７５及び３００Ｍバイトの容量表示の２個の市販ディスク上にある以下のデ ータについて考察する。

シリンダー１個あたりのトラック　５　１９シリンダー　８２３　８２３ セクタ一寸法　５１２　５１２ トラツクあたりのセクター　３６３６ 合計記憶容量（Ｍバイト）　７５，８５　２８８．２２シーク平均値（ｍｓｅｃ ）　３０　３０最大シーク　５５５５ 最小シーク　６６ 全回転時間（ｍ　ｎ　ｅ　ｅ　）　１６．６６　１６．６６データ転送率　１． ２Ｍ　１．２Ｍ 理解される如く２個のディスクは、シリンダー１個あたりのトラック数に関する ものを除き、究極的には同一のものである。

しかし、これは、性能の点に関しては重要な小区分を備えている。実際、唯一の 相違点は、大きいディスクの合計容量にあって１両方のディスクが同じように動 作することは明らかであるが、大きい方のディスクが、小さい方のディスクより 良好に動作する。その理由は簡単であり、シリンダーを交換するには、先に述べ た如く、アームと読取り／書込みヘッドの運動がなければならないことによる。

これはロスト時間を発生し、ロスト時間は性能を低減化させる。

小型のディスクの場合、３５個の連続するセクター（５トラツク×９セクター／ トラツク）がアクセス・アームの運動なしでアクセス可能である。対比的に大型 のディスクにおいては、こｈｌｉ１７１の連続セクターである。従って、アクセ ス°アームの運動なしに、アドレス可能な連続するセクター（即ち、関連あるシ ーク時間）は、性能の重要な測定値である。

データ記憶に関する本発明の第一実施態様を、第２図及び第８図に表わす、この 方法によれば、各バイトを含む８個の個々のビットが、８個の個々のディスクに 対し広げられる。比較と理解を容易にするため、第７図および第８図に表わされ たデータは、第４図の事例に対し使用されたデータと対応している。

第７図に示される如く１例えば、８個のデータ・ビットと単一のエラー／回復ビ ットに対し、９個のディスクが存在している。第４図の事例の場合と同様、第７ 図及び第８図のデータは、図面に示される如く上から下へかかれ、読まれる。

従って、エラー／回復ビット（本例の場合、同じデータに対するパリティ・ビッ トと等しい）及び第４図における第１バイト（０１０１０１０１０）のデータは １本発明のこの実施態様においては同じであり、単に、仮想ディスク・ドライブ （４０）の９個のディスク・ドライブ（１６）（１６′）内での特定の識別可能 なビット位置を、０−ｌ−０−１−０−１−０−１−０として広げる。

第８図の図面で表わされた如く５本実施例においては各ディスク・ドライブ（１ ６）　（１６’　）からのデータは、個々のビットがシーケンシャル・バイトの ビット位置内に入り、かつ出る際バッファー（５２）内に非同期的に書込まれ、 バッファー（５２）から読出される。

ユーザ−（５４）は、バッファー（５２）とインターフェースし、バッファー（ ５２）と仮想ディスク・ドライブ（４０）を含むディスク・ドライブ（１６）　 （１６’　）の両者に関して発生するデータ転送の非同期性について完全に気付 かない。

本実施例において、最大速度は、制御論理の単純性と低コストに対し犠牲になっ ている。この実施例は又、Ｉｒオン・ザ・フライ」の誤ったデータを再構成する 能力を提供し、即ち、データが転送されている間にバイト内の失なわれた。又は 追加されビットを見つけ出し訂正できる。それだけなく、こうした動的欠落再構 成は、バイトから連続するバイトへ性質上連続的にできる。

こ九が意味することは、１つのディスク・ドライブ（１６）（１６’）が完全に 欠落出来（又はメンテナンスのため除去出来）本発明の仮想ディスク・ドライブ ・システムが性能を究極的に失なうことなく、動作を中断せずに続行することを 意味している。

除去されたディスク・ドライブ（１６）が、一旦システム内に再び入れられると 、その含まれているデータは、同じプロセスに従って使用中に自動的にかつ動的 に回復される。

同じ内容を個々に達成できない従来技術のディスク・ドライブを採用しているこ の動作が行なわれる様式については、第３図及び第４図を第５図と比較すること により理解出来る、第４図のデータを含む従来技術のディスク・ドライブ（１６ ）においては、第１バイト（０１０１０１０１，０）がビットを落し、現在例え ば、０１０１０１０００を含めば、３個のに］」ビットは数が奇数であり、最初 のバイト内のパリティ・エラーは。

セクターの一体性にＣＲＣエラーを生ぜしめる。しかし、論理はどのビット位置 が含まれているかを知らず、そのため、訂正動作を行なえない、第７図に示され た仮想ディスク・ドライブ（４０）における同じ欠落について考察する。ビット ２のビット流れを表わしている「ディスク２」内のデータは、依然そ九が「標準 的な」先行技術のディスク・ドライブであるので、関連あるパリティ・ビットと 共に８個のビット・バイト内に維持される。従って１本発明の再構成論理は２つ の事実を示している。

第１に、そのビット２は第１バイトに対するビット２のビットを含むセクターを 読取る際ＣＲＣエラーを有していた。即ち、エラー状態にあるのはディスク２の ビット位置（即ち、ビット２）である、第２に、第１バイト（０１０１０１０１ ０）でのエラー／回復ビット試験がエラー状態にある（０１０１０１０００が読 まれたことによる）。

第１バイトのビット２は「Ｏ」として読んでおり、エラー状態にあるので、２進 数システムにおいては、これは正確に「１」にできる、その訂正を行なうことに より、誤った第１バイトは、０１０１０１０１０００から０１０１０１０１０へ 動的に訂正される。実際の方法においては、これは、ビット位置の内容とその対 応するエラー／回復ビットを共に当技術において良く知られている方式にて、単 に論理的に共にＸＯＲ処理することで達成される。それがエラー／回復ビット・ ドライブ即ち欠落するディスクＥ／Ｒであれば、訂正は同様の様式で行なわれる ことに注意されたい。

以後説明する本発明の第２実施例は、性能最大化の原則によるものであり、即ち 、犠牲となるシーク時間等の低減化は、制御論理の単純化された１−〕のである 。しかし、トレード・オフは正当化は困難ではない。本発明の仮想ディスク・コ ントローラー（４２）内の論理の複雑性は、いかなるものであれ、エンド・ユー ザーにとっては重要ではなく、市販システムを作成する本体のコス１−に対し、 調整可能なインパクトをもたらす余まり重要なものでない。一方、日毎の性能は 、エンド・ユーザーに直接関連性がある連続した内容のものである。

第２実施例及びその動作様式を第９図及び第１０図に示す。

第１０図に示される如く、この実施態様におけるデータは、ディスク・ドライブ １個あたりの所定のセクターを基準にディスク上に分配される０例示の目的から 、３個のセクター２．６及び８の内容の第１バイトが、ディスク２，６及び８上 に含まれたものとして第１０図に示されている。現在の混乱、残っているディス クのデータの内容は表わされない１図面に示される如く。

セクター２の第１バイトは１１１１１１１１であり、セクター６の第１バイトは ００００００１０であり、セクター８の第１バイトは１０１０１０１０である。

第９図に示される如く、この実施態様の利点は、セクター１−８に対応する９個 のディスク・ドライブ（１６）（１６’）にドライブ（１６）　（１６’　）を 横切るエラー／回復を加えたものが、データを非同期的かつ同時的に別々のバッ ファー（５２）内に転送し、（５２）内から転送できることにある。

理解される如く、エラー／回復ディスク（ディスクＥ／Ｒ）（１６’）の内容と 操作は、特にエラーが発見された場合、本実施例においては幾分複雑である。こ の実施例における仮想ディスク・ドライブ（４０）を含むディスク・ドライブ（ １６）（１６’）でのエラー／回復は、セクター・ベースでセクター上にある。

エラー／回復ディスク（１６）をアップデートする必要がある唯一の時間は、デ ィスクの１つに対する書込みが生じる場合である。

その目的のため、一層詳細に説明する如く１個々のディスク・ドライブ（１６） へのデータの転送を達成する本発明の論理は、変化したビット（すなわち、「１ 」から「０」及び「ＯＪＪから１１’ｌＪｌへ）を探しているビットの状態をチ ェックする。ピッ１、位置が変化した場合にのみ、エラー／回復ディスク（１６ ）ｌの対応するビットを変更しなければならない。この変更は、その領域におけ るエラー／回復ディスク（１６’）に影響するデータ・ディスク（１６）に対す る他の変更が生じ得る前に生じるエラー／回復ディスク（１６’）への別々の書 込みとしてなされる。

勿論、この実施例におけるロスト・データの再構成を行なうには、先の実施例に 関連して前述したアクロス・ザ・ドライブ・エラー／回復訂正方法を達成できる よう、「ロスト」データを含むセクターと、そのディスクＥ／Ｒからの対応する エラー／回復データを共通のバッファー・エリア内にもたらさなければならない 。

明らかに、これは一層複雑で時間のかかる方法であるが、ａ計的には極めてまれ に生ずる０本実施例おける完全なディスク・ドライブ除去又は欠落の場合、前述 した様式における連続する再構成と訂正が行なわれている間に、性能の著しい減 少が生じるが先の実施例の場合と同様、仮想ディスク・ドライブ（４０）の実際 の「クラッシュＪはなく、演算が続行し、クラッシュが結果的にいかなるもので あれ、性能上の変化を生じない従来技術の場合よりも確かに優れた幾分劣化した 性能モードで動作する。

データの割当てと記憶に関する第３の考えられる実施例が。

第１２図及び第１３図を参照して簡略化形態にて示しである。

その場合、適用は相当シリンダーに向けられていると仮定する。性能を最大番− シーク時間を低減化するため、仮想ディスク（４０）を含むディスク（１６）が 割当てられ、データは、「シリンダー」ベースで割当てられる。このデータの効 果と１本発明の全体の実施例内でのアドレス構造も見るため、最初に第１２図を 参照すべきである。、ニーの図においては、従来技術の単一ディスクが、複数人 のユーザーによるコマンドの簡単な典型的なシーケンスの効果と共に示しである 。

理解される如く、各種シリンダー（即ち＋　Ｃ１，Ｃ２・・・Ｃｎ）が、ディス ク（１６）」二に半径方向に割当てである。簡略化のため。

各ディスク（１６）に対しては、１つのディスクとヘッドのアッセンブリーのみ を示しであるが、実際は、第１２図及び第１３図のディスク（１６）には、第３ 図の場合と同様多数のディスクが含まれることが理解される。

各ユーザーが、自己の各種シリンダーに読取り又は書込みを行なう際（ユーザー はシリンダーを使用していることを想起されたい）、ヘッドは出入れして、所望 のシリンダーにおいて垂直に位置付けられねばならない、従って、各ユーザーは 先行するコマンドが完了する迄、即ち、ファースト・イン・ファースト・アウト になる迄、待たねばならい。

第１３図の本発明の実施例においては、各ディスク（１６）は１個々のシリンダ ーで表わされる。従って、ユーザーは、同時に個々の「シリンダー」にアクセス できる。更に、この図に表わされた如く、先に読取られたデータに対するシーケ ンシャルな読取りリクエストを行なうユーザーは、先に読取られたデータがキャ ッシュ・メモリー内に把持されるので、いかなる内容であれ、本発明によるシー ク時間はなく、従って以後一層詳細に説明する様式にて、ディスクからの再読出 しを伴なわずに直ちに適用できる。この点が、先行技術に対する本発明の重要な 相違点である。

先に説明したラウンド・ロビン「最適化」の説明から想い出される如く、多数の ディスク・ドライブの状態の問合せを連続的に行なうことは、従来技術が、その 「沈黙」駆動状態を与えられて達成できる最良のものである。これは、本発明の インテリジェント記憶システムにおける場合ではない、論理は、各ディスク（１ ６）　（１６’　）が最後に読取られた又は書込まれたリクエストの結果として 、そのヘッドを位置付けている箇所を知っている。これらは、この目的に対し、 ＣＰＰの論理により維持される値を動的に変えている。従って、本発明において は、例えば、各ドライブの最低運動を要求するリクエストに対し優先権を与える ことにより、最適の様式にて動作するようドライブ（１６）（１６’　）を論理 が保てるので、シーク時間が最低にできる。

仮想ディスク・ドライブを含む複数個の慣用的なディスク・ドライブを通じての データ記憶と様式とモードに関係があるものとして、本発明の多数の実施例を以 上説明したが、ここで、本発明の仮想ディスク・ドライブ・コントローラーの構 成と、先に述べた付加的な諸利点を達成する好適な動作様式について説明する。

最初に第１１図に移ると、前述した第２実施例を達成するよう構成された本発明 の仮想ディスク・ドライブ・コントローラー（４２）（即ち、セクターが割当て られたディスク）は、コンピューター・バス（３６）を介して、複数個のディス ク・ドライブ・インターフェース部分（４８）に接続されたインターフェース及 び制御部分（５６）を含むものとして示されている。この図における点線は、本 出願人の試験済みの実施例における２個とインターフェース部分（４８）が単一 カードに含まれるという提案を表わしている。

ディスク・ドライブとディスク・ドライブ・コントローラーにより、本発明で採 用しである標準的なインターフェースは、いわゆるＩｒ５Ｃ８Ｉｊインターフエ ースである。理解される如く。

一方ではユーザー（５４）とそのシステム・ディスク・コントローラー（６０） を対比可能とし他方では仮想ディスク・ドライブ（４０）に採用された標準的な ディスク・ドライブ（１６）を対比できるよう、インターフェースと制御部分（ ４３）には、適当なインターフェースをシステム・ディスク・コントローラーに 呈示する一方。

ディスク・ドライブ・インターフェース部分が、それぞれその接続されたディス ク・ドライブ（１６）に対し適当な装置インターフェースを呈する装置コントロ ーラー（６０’　）に終端するシステム・ディスク・コントローラー・インター フェース（６２）を含む。

採用されたインターフェースの型式は、本発明の特徴とは考えない、しかし、任 意型式のインターフェースを採用する能力と、新しいインターフェースに対し容 易に再構成する能力は、従来技術に対する本発明の重要な特徴及び新規性の点と 考えられる。

仮想ディスク・ドライブ・コントローラー（４２）の制御は、ｃＰＵ　（４４） 内に含まれたプログラミング論理により達成される。ＣＰＵにより行なわれるプ ログラミング論理は、リード・オンリー・メモリー（ＲＯＭ）内に存在するファ ームウェアの形態であるが、所望なら、他の達成方法を採用することが好ましい 、インターフェースと制御部分（５６）には又、以後説明する特殊使用のため「 キャッシュ・メモリーＪＪ（６４）と称するものが含まれている。

ディスク・ドライブ・インターフェース部分（４８）は、それぞれコンピュータ ー・バス（４６）に接続された状態のコントローラー（６６）を備えている。先 に述べた装Ｗ　（６０’　）は、その関連あるディスク・ドライブ（１６）とコ ンピューター・バス（３６）の間に接続さより制御されるデータ・バッファー（ ７８）が接続されている。これらの素子は、当技術で良く知られた様式にて動作 し、従って、簡略化の目的から、ここではその付加的説明は行なわない。

各ディスク・ドライブ・インターフェース部分（４８）と組合っているエラー／ 回復論理（７２）も存在している。先に述べた如く。

先のデータにＸＯＲ処理することで変更のためディスクに書込まれるデータのビ ットをチェックするのはこの論理である。変更が見出されると、この情報は、マ スター・エラー／回復論理（７４）へ進められる。

アルゴリズムによる個々のディスク・ドライブ・インターフェース部分（４８） によるエラー／回復ビット作成は、エラー／回復ドライブ（１６’）上での対応 するエラー／回復ビットの変更を要求するビット位置の内容が変化することに起 因して、必要な場合にアップデートするよう、エラー／回復ドライブ（１６’） に対するコントローラー（６０’）及び関連ある構成要素と同様、専用バス（５ ０）を通じて、各エラー／回復論理ブロック（２２）へインターフェース・バッ クするマスター・エラー／回復論理（７４）内に含まれている。

再構成論理（７６）は、コンピュータ・−バス（４６）に接続され、従って、他 のエラー／回復論理ブロック（７２）と他のシステム要素全てと共にマスター・ エラー／回復論理（２４）と通信できる。

更に詳細な説明を必要とせずに、当技術の熟知者により理解される如く、再構成 論理（７６）は、ロスト・データの再構成を達成するのに必要な情報全てに対し てアクセスする。

先に述べた如く、これは実行されいるデータ記憶に対する実施例に適した様式で 達成される。例えば、ディスク・ドライブ（１６）　（１６’　）でのセクター ・データ向きの場合、ロスト・データが検出されると、再構成論理は、各種ドラ イブ（１６）　（１６’　）がらのロスト・データを含むセクターを読取り、コ ンピューター・バス（４６）上に表われる状態コントローラー（６６）からのド ライブ・エラー信号を検出して、どのドライブ（１６）　（１６’　）がエラー 状態のデータを含んでいるかを決定し１次に、エラー／回復ビットにより、悪い ドライブからのデータをＯＸＲ処理し、ロスト・データの適当な再構成を確実に し１次に、使用のため、再構成済みのデータをｃ　ｐ　ｖ　（４４）に呈示しな ければならないであろう。

先に説明した如く、他のドライブ（１６）の場合と全く同様に。

悪い状態であれば、エラー／回復ドライブ（１６）をＬＫ　ｍして訂正する方が なされることに注意されたい。付加的なエラー訂正ドライブにより、同時的な多 数のエラー検出と訂正が適合可能であることが理解されよう。

ここで第１４図に移り２本発明の最終的ではあるが、主たる局面について説明す る。

個々のディスク・ドライブ（１６）（１６’）でに実際の書込みとディスク・ド ライブからの読取りは１個々のデータ・バッファー（６８）を介して行なわれる 。キャッシュ・メモリー（６４）は、ユーザー用ＣＰ　Ｕ　（５４）に対して入 出力するデータの記憶用に使用される大容量メモリー（即ち、試験された実施例 では３゜６バイト）である。

仮想ディスク・ドライブ（４０）が、第９図及び第１０図に関連して説明した様 式にて動作している場合の非同期的に読取られるセクター・データが移動される のはメモリー（６４）内へである。

この点に関して、メモリー（６４）は、ディスク・ドライブ（１６）に対するデ ィスクの出入運動に対する非同期キューである。

ユーザー用ＣＰ　Ｕ　（５４）が書込むべきデータのブロックを「ディスク」に 呈示する際（即ち、ユーザーにとって透過性の仮想ディスク・ドライブ（３０） ）、本発明で可能な性能増加を最大にする目的で、データはメモリー（６４）の 利用可能な領域内に移動され、直ちにユーザー用ＣＰ　Ｕ　（５４）に対する確 認がなされる。従って、ユーザー用ＣＰＵは、要求されたディスクの書込みが完 了したことを確信する。

含まれるセクターに対しての適切なディスク・ドライブ（１６）への実際の書込 みは、その後可能な場合はいつでも生じる。インターフェースと制御部分（５６ ）におけるＣ　Ｐ　Ｕ　（４４）の論理は。

ディスクへの書込みが次に利用可能な場合メモリー（６４）から適当なデータ・ バッファー（６８）へ非同期的に書込む、この点に関して、論理は、伝統的なＦ ＩＦＯ又はＬＩＦＯ方法とは無関係にメモリー（６４）り）への転送を最大にす る。むしろ、これはシーク時間を最低にし、他の点ではアイドル状態になってい るディスク・ドライブを採用する最良のデータを書き出すことにより、ディスク 転送を最大に保つように試みている。

例えば２多くのデータ・ベース動作においては、ディスクに書込み、殆んど直ち にその同じデータに再アクセスすることが極めて普通になっているやこうした場 合１本発明は、メモリー（６４）を第１４図に示されたキャッシュ・メモリー（ ６４）として動作させ、即ち、読取りリクエストがディスクに書き込まれるメモ リー（６４）内の即ちキュー処理されたデータに対して読取りリクエストがなさ れれば、実際の読取りリクエストは打ち切られ。

データは、リクエストに応答して、ディスクから読取られたものとしてリクエス ト者に戻される。

これ以上説明せずに当技術の熟知者には容易に明らかになる如く、大容量の非同 期キュー処理メモリー（６４）を使用することは、本発明の信頼性の局面からは 金砂であろう、従って１本発明の諸利点を完全に実現するため吸収しなければな らない１つのコスト要因は、停電の場合に内部に含まれているデータが失なわれ ないよう、メモリー（６４）と共にバッテリー・バック・アップ電源（７８）を 使用することにある。

キャッシュ・メモリー自体は新規なものではない、しかし。

本発明における如く構成され１本明細書で説明された様式にて動作するキャッシ ュ・メモリーは、先行技術以上に新規なものと確信している。

以上、本発明で考えられる多数のデータ・オリエンテーション及びその物理的構 造について説明して来たが、仕事の割当てにおけるインテリジェンスの使用を通 じて性能を最大にするよう、全体的な動作様式についてここで特に説明する。

これは（ＰＴＤバラエティを含む）先行技術のディスク・ドライブと本発明の高 度にインテリジェントで並列にされた仮想ディスク・ドライブ・システムの間の 相違点の完全な理解と把握にとって重要である。この点に関して、複数個の個々 のディスク・ドライブが採用されているという事実、及びロスト・データの検出 と再構成が可能であるという事実に加えて１本発明の最も重要な因子は１個々の ドライブの全ての機械的運動をインテリジェント的に、かつ効率的に最適化する マイクロ・コンピューターの導入である。

理解される如く、これは双方の剣である。即ち、その別々に位置付は可能な機械 的機構も有する個々のディスク・ドライブが存在しなければならないこと、及び ドライブが位置付けられる様式にインテリジェンスがなければならないことであ る。

本発明においては、ＣＰ　Ｕ　（４４）は効率を最大にする動作を探す、最も最 適の様式にて、各種ディスク（１６）　（１６’　）に読取り／書込み動作を同 時に割当てることが出来る１例えば、慣用的なディスク・ドライブにおいては、 動作はシーケンシャルに行なわれる。これと対比的に、本発明においては、ＣＰ 　Ｕ　（４４）内に含まれた論理のインテリジェンスは、効率を最大にするため 、各種ドライブ（１６）　（１６’　）（及びキャッシャー・メモリー（６４） ）を同時的かつ非同期的に採用するよう設計しである。

例えば、ドライブ「ｎ！がシリンダー（２３）にあり、近くのシリンダーにおい て同じドライブに対するリクエストが出されている場合は、ＣＰ　Ｕ　（４４） はアームとヘッド・アッセンブリーが更に除去された位置へ移動することを人が 要求する前に、そのリクエストを行なうようプログラムを組むことが出来る。再 び、真の同時的動作を提供する本発明の仮想ディスク・ドライブの独得の構造に より可能とされるＣ　Ｐ　Ｕ　（４４）の「インテリジェンス」に対する各種可 能性は、主としてそれが適用される適用例の関数である。例えば、多くの適用例 においては、シーケンシャル動作は必要なものであり、シリンダー位置付けの利 点を逆に利用するリクエストを行なう前述した例は望ましいものではない。

Claims (1)

1. 【特許請求の範囲】 １．ロスト・データを動的にかつ透過的に再構成できるコンピューター用記憶装 置であって、 （ａ）デイジタル情報を記憶する第１の複数個の個々の記憶装置（１６）； （ｂ）エラー／回復コード・ビットを記憶する第２の個々の記憶装置（１６′） ； （ｃ）第１の前記複数個の個々の記憶装置（１６）を介しての対応する個々のビ ット位置で、前記デイジタル情報に対するアルゴリズムをチェックする予め定め られたエラー／回復コードに従って、前記第２の個々の記憶装置（１６１１）内 にエラー／回復コード・ビットを作成し記憶する装置；及び（ｄ）前記デイジタ ル情報の転送中に、前記第１及び第２の個々の記憶装置（１６）（１６′）の一 方の記憶装置がエラーを検出する際、前記エラー回復／コード・チェック・アル ゴリズムに従って、前記デイジタル情報内のエラー状態にある変更されたビット を再構成するよう、第１の前記複数個の個々の記憶装置（１６）における前記対 応する個々のビット位置の内容と組合って前記エラー／回復コード・ビットを使 用する装置；及び、所望ならば更に： （ｅ）ユーザー用ＣＰＵ（１０）から読取り書込みリクエストを受取るよう配設 されたインターフェース装置（４６）（５６）；及び（ｆ）前記複数個の記憶装 置（１６）とインターフェースし、これらの記憶装置を同時的に動作させるよう 、前記インターフェース装置と前記複数個の記憶装置（１６）の個々の記憶装置 の間に接続された複数個の記憶装置コントローラー装置（６０′）からなること を特徴とする記憶装置。 ２．単一のユーザー用装置コントローラーから同時的動作を行なえるコンピュー ター用多記憶装置であって、（ａ）デイジタル情報を記憶する第１の複数個の個 々の記憶装置（１６）； （ｂ）単一のユーザー用装置コントローラー（１４）（６０）を介してユーザー 用ＣＰＵ（１０）（５４）からの読取り書込みリクエスを受取るよう配設された インターフェース装置（４６）（５６）；及び （ｃ）前記複数個の記憶装置（１６）とインターフェースし、これらの記憶装置 を同時動作させるよう、前記インターフェース（４６）（５６）と前記複数個の 記憶装置（１６）の個々の記憶装置の間に接続された複数個の記憶装置コントロ ーラー装置（６０′）；及び、所望ならば更に： （ｄ）エラー／回復コード・ビットを記憶する第２の個々の記憶装置（１６′） ； （ｅ）第１の前記複数個の個々の記憶装置（１６）における対応する個々のビッ ト位置において、前記デイジタル情報に対する予め定められたエラー／回復コー ド・チェック・アルゴリズムに従ってエラー／同腹コード・ビットを発生し、こ れを前記第２の個々の記憶装置（１６′）に記憶する装置；及び（ｆ）前記デイ ジタル情報の転送中に前記第１及び第２の個々の記憶装置（１６）（１６′）の １つの記憶装置がエラーを検出する際、前記エラー／回復コード・チェック・ア ルゴリズムに従って、前記チイジタル情報内にエラー状態の変化されたビットを 再構成するよう、第１と前記複数個の個々の記憶装置（１６）における前記対応 する個々のビット位置の内容と組合って前記エラー／回復コード・ビットを使用 する装置からなることも特徴とする多記憶装置。 ３．ロスト・データを動的かつ透過的に再構成出来る能力を備えたコンピュータ ー用大容量記憶装置内にデイジタル情報を記憶する方法であって、 （ａ）デイジタル情報を記憶する第１の複数個の個々の記憶装置（１６）を提供 する段階； （ｂ）エラー／回復コード・ビットを記憶する第２の個々の記憶装置（１６′） を提供する段階； （ｃ）第１の個々の記憶装置（１６）へのデイジタル情報の書込み中に、第１の 複数個の個々の記憶装置（１６）における対応する個々のビット位置でチイジタ ル情報に対する予め定められたエラー／回復コード・チェック・アルゴリズムに 従い、エラー／回復コード・ビットを発生しそれを第２の個々の記憶装置（１６ ′）内に記憶する段階；（ｄ）デイジタル情報の転送中に、第１及び第２の個々 の記憶装置（１６）（１６′）の１つの記憶装置がエラーを検出する際、エラー ／回復コード・チェック・アルゴリズムに従ってデイジタル情報内のエラー状態 の変更されたビットを再構成するよう、第１の複数個の個々の記憶装置（１６） における対応する個々のビット位置の内容と組合ってエラー／回復コード・ビッ トを使用する段階、更に必要ならば、（ｅ）ユーザー用ＣＰＵ（１０）（５４） から読取り書込みリクエストを受取るインターフェースを提供する段階；及び（ ｆ）複数個の記憶装置（１６）とインターフェースし、これらを同時的に動作さ せるよう、インターフェースと複数個の個々の記憶装置（１６）の間で複数個の 記憶装置コントローラー（６０′）を接続する段階 からなる方法。 ４．単一のユーザー装置コントローラーからコンピューター用の多記憶装置を同 時に動作させる方法であって、（ａ）デイジタル情報を記憶する第１の複数個の 個々の記憶装置（１６）を提供する段階； （ｂ）単一のユーザー装置コントローラー（１４）（６０）を介して、ユーザー 用ＣＰＵ（１０）（５４）から読取り書込みリクエストを実施するインターフェ ース装置を既設する段階；及び（ｃ）複数個の記憶装置（１５）とインターフェ ースし、これらの記憶装置を同時に動作させるよう、インターフェース装置と複 数個の記憶装置（１６）の個々の記憶装置の間に複数個の記憶装置コントローラ ー（６０′）を接続する段階；及び更に所望ならば、 （ｄ）エラー／回復コード・ビットを記憶する第２の個々の記憶装置（１６′） を提供する段階； （ｅ）複数個の第１の個々の記憶装置（１６）における対応する個々のビット位 置にて、デイジタル情報に対する予め定められたエラー／回復コード・チェック ・アルゴリズムに従ってエラー／回復コード・ビットを発生し第２の個々の記憶 装置（１６′）内に記憶する段階；及び （ｆ）デイジタル情報の転送中に第１及び第２の個々の記憶装置（１６）（１６ ′）の１つの記憶装置がエラーを検出する際、エラー／回復コード・チェック・ アルゴリズムに従ってデイジタル情報内のエラー状態にある変更されたビットを 再構成するよう、第１の複数個の個々の記憶装置における対応する個々のビット 位置の内容と組合ってエラー／回復コード・ビットを使用する段階 からなることを特徴とする方法。 ５．ロスト・データを再構成できるコンピューター用インテリジェト仮想大容量 記憶装置であって： （ａ）ユーザー用ＣＰＵ（１０）（５４）とインターフェースする単一のインタ ーフェース論理部分、前記インターフェース論理部分がユーザー用ＣＰＵ（１０ ）（５４）を大容量記憶装置（４０）に接続させる装置コントローラー（１４） （６０）とインターフェースするシステム装置コントローラー・インターフェー ス装置（４３）（６２）を含むこと； （ｂ）入力インターフエースにおいて、前記装置コントローラー（６０′）とイ ンターフェースするよう適合された複数個の個々の非同期的に動作可能な大容量 記憶装置（１６）；（ｃ）前記インターフェース論理部分と前記複数個の大容量 記憶装置（１６）の間に接続する装置コントローラー装置（６０′）、前記装置 コントローラー装置（６０′）が前記大容量記憶装置（１６）の前記入力インタ ーフエースに対するシステム装置コントローラー・インターフェースを提供する コントローラー・インターフェース装置を含むこと；（ｄ）データを前記大容量 記憶装置（工６）に対し転送するデータ・バッファー装置（６８）； （ｅ）前記複数個の大容量記憶装置（１６）における対応する個々のビットの位 置にて、デイジタル情報に対する予め定められたエラー／回復チェック・アルゴ リズムに従い、前記大容量記憶装置の所定の記憶装置内にエラー／回復コード・ ビットを発生し記憶するエラー／回復発生器ビット装置；及び （ｆ）前記デイジタル情報の転送中に、前記大容量記憶装置（１６）（１６′） の一方の記憶装置がエラーを検出する際、前記エラー／回復コード・チェック・ アルゴリズムに従って、前記デイジタル情報内のエラー状態の変更されたビット を再構成するよう、前記複数個の大容量記憶装置（１６）における前記対応する 個々のビット位置の内容と組合って、前記エラー／回復コード・ビットを使用す る再構成論理装置（７６）を特徴とし、更に、 （ｇ）前記装置コントローラー装置（６０′）が、好適には前記複数個の大容量 記憶装置（１６）の個々の記憶装置に接続された複数個の記憶装置コントローラ ー（６０′）を含むことで、前記大容量前記装置（１６）が同時に動作可能にな ることを特徴とするインテリジェント仮想大容量記憶装置。 ６．コンピューター用仮想大容量記憶装置であって、（ａ）ユーザー用ＣＰＵ（ １０）（５４）とインターフェースする単一のインターフェース論理部分、前記 インターフェース論理部分がユーザー用ＣＰＵ（１０）（５４）を仮想大容量記 憶装置（４０）に接続する標準的なシステム装置コントローラー（１４）（６０ ）とインターフェースするシステム装置コントローラー・インターフェース装置 （４３）（６２）を含むこと；（ｄ）入力インターフエースにおいて、標準的な システム装置コントローラー（２４）（６０）とインターフェースするよう適合 された複数個の標準的な大容量記憶装置（１６）；（ｃ）前記インターフェース 論理部分と前記複数個の大容量記憶装置（工６）の個々の記憶装置の間に接続さ れた複数個の装置コントローラー（６０′）、前記装置コントローラー（６０′ ）の各コントローラーが、標準的なシステム・コントローラー・インターフェー スをその個々の大容量記憶装置（１６）の前記入力インターフエースに呈示する コントローラー・インターフェース装置、個々の大容量記憶装置（１６）に対す るデータの転送を行なうデータ・バッファー（７８）を含むこと；及び（ｄ）前 記大容量記憶装置（１６）へのデータの書込みと記憶装置からのデータの読取り に対し、前記装置コントローラー（６０′）の動作の同時的シーケンスを制御す る前記複数個の装置コントローラー（６０′）に動作可能に接続されたＣＰＵ（ ４４）を有する制御部分を含むこと；及び前記大容量記憶装置が好適には付加的 に、 （ｅ）前記複数個の大容量記憶装置（１６）における対応する個々のビット位置 でのデイジタル情報に対する予め定められたエラー／回復コード・チェック・ア ルゴリズムに従って、前記大容量記憶装置（１６）の所定の記憶装置内に、エラ ー／回復コード・ビットを発生し記憶するエラー／回復発生ビット装置；及び （ｆ）前記デイジタル情報の転送中に、前記大容量記憶装置（１６）（１６′） の１つの記憶装置がエラーを検出する際、前記エラー／回復コード・チェック・ アルゴリズムに従って、前記チイジタル情報内のエラー状態にある変更されたビ ットを再構成するよう、前記複数個の大容量記憶装置（１６）での前記対応する 個々のビット位置の内容と組合って前記エラー／回復コード・ビットを使用する 再構成論理装置（７６）、前記再構成論理装置（７６）が好適にはデータの転送 において前記大容量記憶装置（１６）（１６′）の１つの記憶装置からエラー状 態を検出し、前記エラー・ビットを論理的に再構成するようエラー・ビットを含 むエラー状態のデータと関連ある前記エラー／回復ビットとデータが組合って、 どのビット位置がエラー状態にあるかを示すものとして、前記大容量記憶装置の どのデータがエラー状態にあるかを確認することを使用する装置を含むようにし た仮想大容量記憶装置。 ７．ロスト・データを動的かつ透過的に再構成出来るコンピューター用記憶装置 （４０）であって、 （ａ）デイジタル情報を格納する第１の複数個の個々の記憶装置（１６）； （ｂ）エラー／回復コード・ビットを格納する第２の個々の記憶装置（１６′） ； （ｃ）第１の前記複数個の個々の記憶装置（１６）における対応する個々のビッ ト位置での前記デイジタル情報に対する予め定められたパリティ・チェック・ア ルゴリズムに従ってエラー／回復コード・ビットを作成しこれを前記第２の個々 の記憶装置（１６′）内に記憶する装置；（ｄ）前記デイジタル情報の転送中に 、前記第１及び第２の個々の記憶装置（１６）（１６′）の１つの記憶装置がエ ラーを検出する際、前記パリテイ・チェック・アルゴリズムに従って前記チイジ タル情報内のエラー状態にある変更されたビットを再構成するよう、第１の前記 複数個の個々の記憶装置（１６）における前記対応する個々のビット位置の内容 と組合って、前記エラー／回復コード・ビットを使用する装置；（ｅ）ユーザー 用ＣＰＵ（１０）（５４）からの読取り書込みリクエストを受取るよう配設され たインターフェース装置（１４）（１８）（４６）（５６）（６２）；及び （ｆ）前記複数個の記憶装置（工６）とインターフエースし、これらを同時に動 作させるよう、前記インターフェース装置（１４）（１８）（４６）（５６）（ ６２）と前記複数個の記憶装置（１６）の個々の記憶装置の間に接続された複数 個の記憶装置コントローラー装置（６０′）を特徴とし、更に、（ｅ）前記イン ターフェース装置（１４）（１８）（４６）（５６）（６２）が、第１インター フェース規則に従って、ユーザー用ＣＰＵ（１０）（５４）からリクエストを受 取り、前記リクエストを前記複数個の記憶装置（１６）とインターフェースする 前記記憶装置コントローラー装置（６０′）で使用される第２インターフェース 規則に変換するインターフェース定義付け装置を含むことを特徴とする記憶装置 。 ８．以下の１個以上の特徴、即ち、 （ａ）前記インターフェース装置（１４）（１８）（４６）（５６）（６２）が 、前記記憶装置（１６）へのデータの書き込み及び前記記憶装置からのデータと 読取りにあたり、前記記憶装置コントローラー装置（６０′）と動作シーケンス を制御するよう、前記複数個の記憶装置コントローラー装置（６０′）に動作可 能に接続されたＣＰＵ装置（４４）を有する制御部分（４３）を含むこと、（ｂ ）関連ある前記記憶装置に関してデータを書込み、かつデータが読取られる前記 複数個の記憶装置（１６）の個々と記憶装置に接続された複数個のデータ・バッ ファー（６８）、（ｃ）前記データの前記関連ある記憶装置（１６）への転送の ため前記データ・バッファー（６８）に転送される前に、前記全ての記憶装置（ １６）に書込むべきデータが入れられるバッファー・メモリー（６４）；前記Ｃ ＰＵ装置（４４）が前記バッファー・メモリー（６４）内に前記データが入れら れた時点に、前記関連ある記憶装置への書込みを直ちに認識する論理（４８）を 含み、前記ＣＰＵ装置（４４）が、好適には前記バッファー・メモリー（６４） 内のデータをチェツクし、かつ読取りリクエストがユーザー用ＣＰＵから受け取 られる際、実際の読取りを行なわずに関連ある記憶装置（１６）からそのデータ が読まれたものとして示し、こうして、前記バッファー・メモリー（６４）がこ うした場合におけるキャッシュ・メモリーとして作用することを示す論理（４８ ）を含み、所望ならば、記憶装置システムに対する停電の場合に前記データを内 部に維持するよう前記バッファー・メモリー（６４）に動作可能に接続されたバ ッテリー・バックアップ電源装置（７８）が含まれていること を特徴とする請求項７記載の記憶装置。 ９．ロスト・データを動的且つ透過的に再構成する能力を備えたコンピューター 用大容量記憶システム内にデイジタル情報を記憶する方法であって： （ａ）デイジタル情報を記憶する第１の複数個の個々の記憶装置（１６）を提供 する段階； （ｂ）エラー／回復コード・ビットを記憶する第２の個々の記憶装置（１６′） を提供する段階； （ｃ）第１の個々の記憶装置（１６）でのデイジタル情報の書込み中に、第１の 複数個の個々の記憶装置において対応する個々のビット位置でのデイジタル情報 に対する予め定められたエラー／回復コード・チェック・アルゴリズムに従いエ ラー／回復コード・ビットを発生し、それを第２の個々の記憶装置（１６′）内 に記憶する段階； （ｄ）デイジタル情報の転送中に、第１及び第２の個々の記憶装置（１６）（１ ６′）の１つの記憶装置がエラーを検出する際、エラー／回復コード・チェック ・アルゴリズムによるデイジタル情報内のエラー状態にある変更されたビットを 再構成するよう、第１の複数個の個々の記憶装置（１６）における対応する個々 のビット位置の内容と組合ってエラー／回復コード・ビットを使用する段階； （ｅ）ユーザー用ＣＰＵ（１０）（５４）から読取り書込みリクエストを受取る インターフェース（１４）（１８）（４６）（５６）（６２）を提供する段階： （ｆ）複数個の記憶装置（１６）とインターフェースし、これらの記憶装置も同 時に動作させるよう、インターフェースと複数個の記憶、装置（１６）の個々の 記憶装置の間で複数個の記憶装置コントローラー（６０′）を接続する段階；及 び（ｇ）第１インターフェース規則に従って、ユーザー用ＣＰＵ（１０、５４） からリクエストを受取り、複数個の記憶装置（１６）とのインターフェースのた め記憶装置コントローラー（６０′）により使用される第２インターフェース規 則に、そのリクエストを変換する段階；及び所望ならば、（ｈ）記憶装置（１６ ）へのデータと書込みと記憶装置から、データの読取りにおいて記憶装置コント ローラー（６０′）の動作のシーケンスを制御するよう、複数個の記憶装置コン トローラー（６０′）に動作可能に接続されたＣＰＵ（４４）を含むインターフ ェースの一部分として制御部分（４３）を提供する段階；及び更に所望ならば、 （ｉ）関連ある記憶装置（１６）に関しデータが書込まれ、かつデータが読込ま れる複数個の記憶装置（１６）と個々の記憶装置に複数個のデータ・バッファー （６８）を接続する段階；及び更に所望ならば、 （ｊ）データを関連ある記憶装置（１６）に転送するため、データ・バッファー （７８）へ転送される前に書込むデータが全ての記憶装置（１６）に入れられる バッファー・メモリー（６４）を提供する段階；及びバッファー・メモリー（６ ４）内にデータが入れられると関連ある記憶装置へ書込みを確認する段階；及び 更に所望ならば、 （ｋ）バッファー・メモリー（６４）内のデータをチェック、読取りリクエスト がユーザー（１０）（５４）から受取られた際、実際の読取りを伴なわずに関連 ある記憶装置（１６）から読まれたものとして示し、かくして、バッファー・メ モリー（６４）がこうした場合におけるキャッシュ・メモリーとして作用する段 階 を特徴とする方法。 １０．単一ユーザー用装置コントローラーからコンピューターに対する多記憶装 置の同時動作を行なう方法であって、（ａ）デイジタル情報を記憶する第１の複 数個の個々の記憶装置（１６）を提供する段階； （ｂ）単一のユーザー装置コントローラーを介してユーザー用ＣＰＵ（１０）（ ５４）から読取り書込みをリクエストを受取るよう、インターフェース装置（１ ４）（１８）（４６）（５６）（６２）を配設する段階；及び （ｃ）複数個の記憶装置（１６）とインターフェースし、これらを同時に動作さ せるため、インターフェース装置と複数個の記憶装置（１６）の個々の記憶装置 の間に複数個の記憶装置コントローラー（６０）を接続する段階；（ｄ）エラー ／回復コード・ビットを記憶、する第２の個々の記憶装置（１６）を提供する段 階； （ｅ）第１の複数個の個々の記憶装置（１６）における対応する個々のビット位 置において、デイジタル情報に対する予め定められたエラー／回復コード・チェ ック・アルゴリズムに従って、エラー／回復コード・ビットを発生しこれを第２ の個々の記憶装置（１６′）に記憶する段階；（ｆ）デイジタル情報の転送中に 、第１及び第２の個々の記憶装置（１６）（１６′）の１つの記憶装置がエラー を検出する際、エラー／回復コード・チェック・アルゴリズムに従い、デイジタ ル情報内のエラー状態と変化されたビットを再構成するよう、第１の複数個の記 憶装置（１６）における対応する個々のビット位置の内容と組合ってエラー／回 復コード・ビットを使用する段階；及び （ｇ）第１インターフェース規則に従って、ユーザー用装置コントローラーから のリクエストを受取り複数個の記憶装置（１６）とインターフェースするよう記 憶装置コントローラー装置（６０′）で使用される第２インターフェース規則に そのリクエストを変換するようインターフェース装置内に、インターフェース定 義付け論理を含む段階；及び所望ならば（ｈ）記憶装置（１６）へのデータの書 込みと記憶装置からのデータの読取りの際記憶装置コントローラー（６０′）の 動作シーケンスを制御するべく、前記複数個の記憶装置コントローラー（６０′ ）に動作可能に接続されたＣＰＵ（４４）を有するインターフェース装置内に制 御部分（４３）を含ませる段階；及び、更に所望ならば、 （ｉ）関連ある記憶装置（１６）に関してデータが書込まれ、かつデータが読取 られるその複数個の記憶装置（１６）の個々の記憶装置に、複数個のデータ・ッ バッファーを接続する段階；及び、更に所望ならば、 （ｊ）データを関連ある記憶装置（１６）に転送するよう、データ・バッファー （６８）に転送する前に、全ての記憶装置（１６）に書込まれるデータを入れる バッファー・メモリー（６４）を提供する段階；及び、データがバッファー・メ モリー（６４）内に入れられた際、関連ある記憶装置（１６）への書込みを直ち に認識する段階；及び、更に所望ならば、 バッファー・メモリー（６４）内のデータをチェックし、そのための読取りリク エストがユーザーから受取られて、バッファー・メモリー（６４）がこうした場 合におけるキャッシュ・メモリーとして作用する際、実際の読取りを伴なわずに 関連ある記憶装置（１６）から読取られたものとしてそのデータを示す段階 を特徴とする方法。 １１．コンピューター用記憶装置と単一のユーザー装置コントローラーの間でイ ンターフェースする方法であって、（ａ）単一のユーザー装置コントローラーを 介して、ユーザー用ＣＰＵ（１０）（５４）から読取り書込みリクエストを受取 るインターフェース装置（１４）（１８）（４６）（５６）（６２）を配設する 段階；及び （ｂ）記憶装置（１６）とインターフェースし、第１インターフェース規則に従 ってユーザー装置コントローラーからのリクエストを受取り、記憶装置（１６） とインターフェースするよう、記憶装置コントローラー装置（６０′）で使用さ れる第２インターフェース規則にそのリクエストを変換する目的で、インターフ ェース装置と記憶装置（１６）の間に記憶装置コントローラー装置（６０′）を 接続する段階を特徴とする方法。 １２．多記憶装置を同時に動作させること及び付加的に以下の段階よりロスト・ データを再構成する即ち（ａ）デイジタル情報を記憶する複数個の記憶装置（１ ６）を提供する段階； （ｂ）エラー／回復コード・ビットを記憶する余分の記憶装置（１６′）を提供 する段階； （ｃ）インターフェース装置、複数個の記憶装置（１６）の個々の記憶装置と余 分の記憶装置（１６′）の間で複数個の記憶装置コントローラー装置（６０′） を動作可能に接続する段階；（ｄ）複数個の記憶装置における対応する個々のビ ット位置にてデイジタル情報に関する予め定められたエラー／回復コードのチェ ック・アルゴリズムに従いエラー／回復コード・ビットを発生し、それを余分の 記憶装置（１６′）内に記憶する段階；及び、 （ｅ）チイジタル情報の転送中に記憶装置（１６）の１つの記憶装置がエラーを 検出する際、エラー／回復コード・チェック・アルゴリズムに従い、デイジタル 情報におけるエラー状態の変化されたビットを再構成するよう、複数個の記憶装 置（１６）における対応する個々のビット位置の内容と組合ってエラー／回復コ ード・ビットを使用する段階；及び、所望ならば、 （ｊ）記憶装置（１６）へのデータの書込みと記憶装置からのデータの読取りに 際し、記憶装置コントローラー（４０′）の動作シーケンスを制御するよう、複 数個の記憶装置コントローラー（６０′）に動作可能に接続されたＣＰＵ（４４ ）を有するインターフェース装置内に制御部分を含む段階；更に所望なら、 （ｇ）関連ある記憶装置（１６）に関してデータが書込まれ、かつデータが読取 られる複数個の記憶装置（１６）の個々の記憶装置に複数個のデータ・バッファ ー（６８）を接続する段階；及び更に所望ならば （ｈ）データを関連ある記憶装置（１６）に転送するようデータ・バッファー（ ６８）に転送される前に、全ての記憶装置（１６）に書込まれるべきデータが入 れられるバッファー・メモリー（６４）を提供する段階；及びデータがバッファ ー・メモリー（６４）内に入れられた際、関連ある記憶装置への書込みを直ちに 確認する段階；及び、更に所望ならば、（ｉ）バッファー・メモリー（６４）内 のデータをチェックし、その読取りリクエストがユーザーから受取られると、実 際の読取りを伴なわずに関連ある記憶装置（１６）からの読取りとして示し、そ こでバッファー・メモリー（６４）がこうした場合におけるキャッシュ・メモリ ーとして作用する段階からなる請求項１１記載の方法。 １３．ロスト・データを再構成出来るコンピューター用インテリジェント仮想大 容量記憶装置であって、（ａ）ユーザー用ＣＰＵ（１３、５４）とのインターフ ェースを行なう単一インターフェース論理部分、前記インターフェース論理部分 がユーザー用ＣＰＵ（１３、５４）が大容量記憶装置（４０）に接続される装置 コントローラー（６０′）とインターフェースするシステム装置コントローラー ・インターフェース装置を含むこと； （ｂ）入力インターフエースにおいて、前記装置コントローラー（６０′）とイ ンターフェースするよう適合した複数個の個々に非同期的に動作可能な大容量記 憶装置（１６）；（ｃ）前記インターフェース論理部分と前記複数個の大容量記 憶装置（１５）の間に接続する装置コントローラー装置（６０′）、前記装置コ ントローラー装置（６０′）がシステム・コントローラー・インターフェースを 前記大容量記憶装置（１６）の前記入力インターフエースに呈示するコントロー ラー・インターフェース装置（６２）を含むこと； （ｄ）前記大容量記憶装置に対しデータを転送関係にするデータ・バッファー装 置（６８）； （ｅ）前記複数個の大容量記憶装置における対応する個々のピット位置にてデイ ジタル情報の予め定められたエラー／回復コード・チェック・アルゴリズムに応 じて前記大容量記憶装置（１６′）の所定の記憶装置内に、エラー／回復コード 。 ビットを発生し記憶するエラー／回復発生ビット装置；（ｆ）前記デイジタル情 報の転送中に、前記大容量記憶装置（１６）（１６′）の１つの記憶装置がエラ ーを検出する際、前記エラー／回復コード・チェック・アルゴリズムに従って、 前記デイジタル情報内のエラー状態の変化されたビットを再構成するよう、前記 複数個の大容量記憶装置での前記対応する個々のビット位置の内容と組合って前 記エラー／回復コード・ビットを使用する再構成論理装置（７６）；（ｇ）前記 複数個の大容量記憶装置（１６）の個々の記憶装置に接続された複数個の記憶装 置コントローラー（６０′）を前記装置コントローラー装置（６０′）が含み、 こうして前記大容量記憶装置（１６）が同時に動作可能であること；及び（ｈ） 前記大容量記憶装置（１６）へのデータの書込みと記憶装置からのデータの読取 りに対し、前記装置コントローラー（６０′）の動作のシーケンスを制御するよ う、前記複数個の装置コントローラー（６０′）に動作関係的に接続されたＣＰ Ｕ（４４）を有する制御部分を前記インターフェース論理部分を含むことを特徴 とするインテリジェント仮想大容量記憶装置。 １４．以下の１個以上の特徴即ち、 （ａ）前記データ・バッファー装置（６８）が、関連ある前記記憶装置（１６） に関して、データの書込みとデータの読取りが行なわれる前記複数個の記憶装置 （１６）の個々の記憶装置に後続された複数個のデータ・バッファー（６８）を 含むこと；（ｂ）前記インターフェース装置が、第１インターフェース規則に従 ってユーザー用ＣＰＵ（１０）（５４）からのリクエストを受取り、前記複数個 の記憶装置（工６）とインターフェースするよう、前記記憶装置コントローラー 装置（６０′）で使用される第２インターフェース規則に前記リクエストも変換 するインターフェース定義付け装置を含むこと；（ｃ）前記データを前記開運あ る大容量記憶装置（１６）に転送するよう、前記データ・バッファー（６８）へ の転送前に前記大容量記憶装置（１６）全てに書込まれるデータが入れられるバ ッファー・メモリー（６４）；前記ＣＰＵ（４４）が前記バッファー・メモリー （５４）に前記データが入れられた時点に、前記関連ある大容量記憶装置（１６ ）への書込みを直ちに確認する論理を含み、所望ならば、前記ＣＰＵ装置（４４ ）も、前記バッファー・メモリー（６４）内のデータをチェックし、ユーザーか ら読取りリクエストが受取られる際実際の読取りを伴なわずに、関連ある大容量 記憶装置（１６）から読まれたものとしてそれを示し、かくして、前記バッファ ー。メモリー（６４）がこうした場合におけるキャッシュ・メモリーとして作用 する論理も含むこと；及び （ｄ）前記複数個の装置コントローラー（６０′）、前記コントローラー・イン ターフェース装置（６２）、前記データ・バッファー（６８）及び前記インター フェース論理部分が相互に接続されて第１コンピューター・バス（４６）で相互 に通信し、前記エラー／回復発生ビット装置（７２、７４）及び前記再構成論理 装置（７６）が相互に接続されて第２コンピューターバス（５０）で相互に通信 すること を特徴とする請求項１３記載のコンピュータ用仮想大容量記憶装置。 １５．コンピューター用仮想大容量記憶装置（４０）であって、（ａ）ユーザー 用ＣＰＵ（１０）（５４）とインターフェースする単一インターフェース論理部 分、前記インターフェース論理部分がユーザー用ＣＰＵ（１０）（５４）を仮想 大容量記憶装置（４０）に接続する標準システム装置コントローラー（６０）と インターフェースするシステム装置コンピュローラー・インターフェース装置（ ６２）を含むこと； （ｂ）入力インターフェースにおいて標準的なシステム装置コントローラー（６ ０）とインターフェースするよう適合した複数個の標準的な大容量記憶装置（１ ６）；（ｃ）前記インターフェース論理部分（５６）と前記複数個の大容量記憶 装置（正）と個々の記憶装置の間に接続された複数個の装置コントローラー（６ ０′）、記装置コントローラー（６０′）が、各々標準的なシステム装置コント ローラー・インターフェースをその個々の大容量記憶装置（１６）の前記入力イ ンターフエースに呈示するコントローラー・インターフェース装置を含み，デー タもその個々の大容量記憶装置（１６）に対し転送するデータ・バッファー（６ ８）を含むこと；（ｄ）前記インターフェース論理部分が、前記大容量記憶装置 （１６）へのチータの書込みよ記憶装置からのデータの読取りに際し、前記装置 コントローラー（６０′）の同時の動作シーケンスを制御するよう、前記複数個 の装置コントローラー（６０′）に動作関係的に接続されたＣＰＵ装置（４４） を有する制御部分を含むこと； （ｅ）前記複数個の大容量記憶装置（１６）における対応する個々のビット位置 でのデイジタル情報に対する予め定められたエラー／回復コード・チェック・ア ルゴリズムに従い、前記大容量記憶装置（１６）の所定の記憶装置におけるエラ ー／回復コード・ビットを発生しそれを記憶装置内に記憶するエラー／回復発生 ビット装置； （ｆ）前記デイジタル情報の転送中に、前記大容量記憶装置（１６）の１つの記 憶装置がエラーを検出する際、エラー／回復コード・チエック・アルゴリズムに 従って、前記チイジタル情報内のエラー状態の変化されたビット再構成するよう 、前記複数個の大容量記憶装置（１６）での前記対応する個々のビット位置の内 容と組合って前記エラー／回復コード・ピットを使用する再構成論理装置（７６ ）；を特徴とし（ｇ）前記再構成論理装置（７６）が、データの転送における前 記大容量記憶装置（１６）の１つの記憶装置からのエラー状態を検出し、前記エ ラー・ビットを論理的に再構成するよう、エラー・ビットを含むエラー状態のデ ータと関連ある前記エラー／回復ビットと組合ってどのビット位置がエラー状態 にあるかを示すものとして、前記大容量記憶装置のデータのどのデータがエラー 状態にあるかを認識することを使用する装置も含み；更に、 （ｈ）前記大容量記憶装置（１６）全てに書込むべきデータが、前記データを前 記関連ある大容量記憶装置（１６）への転送を行なう、前記データ・バッファー （７８）への転送前に入れられるバッファー・メモリー（６４）；を含み（ｉ） 前記ＣＰＵ（４４）が、前記データが前記バッファー（６４）内に入れられた際 前記関連ある大容量記憶装置（１６）への書込みを直ちに認識する論理を含み； 及び所望ならば、前記ＣＰＵ装置（４４）が又前記バッファー・メモリー（６４ ）内のデータをチェックし、読取りリクエストがユーザー（５４）が受取られる 際、実際の読取りを伴なわずに、それに関連ある大容量記憶装置（１６）から読 取られたものとして示し、そこで、前記バッファー・メモリー（６４）がこうし た場合におけるキャッシュ・メモリーとして作用するようしたことを特徴とする 仮想大容量記憶装置。