JPH02500310A - スライスされた加数の加速された加算を行うための方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高速加算器 技術分野 本発明は、−ｍ的にプロセッサの分野に関し、更に詳しくはスライスされた算術 論理演算部（ＡＬＵ）において、加算を加速する論理回路に関する。

背景技術 ＡＬＵ用の多くのスライス設計では、性能を改善するためパイプラインが使用さ れている０例えば、各々の加数が最上位スライスと最下位スライスにスライスさ れている２つのスライスによって形成された設計の場合、加算動作は２つのサイ クルで実行される。第１サイクルでは、部分的な結果が加数の各スライスに対し て計算される。合計および桁上げ出力は、最下位スライスに対して計算される、 最上位スライスの場合、部分合計と部分合計＋１が計算される。これらの部分合 計は、桁上げ入力のある場合および桁上げ入力のない場合の両方に対して発生さ れる、すなわち、最下位スライスからの桁上げ入力のない場合に、最上位スライ スの部分合計が使用され、最下位スライスからの桁上げ入力のある場合に、部分 合計＋１が使用される。同様に、桁上げ発生信号が発生されて上位スライスに送 られ、桁上げ入力があるかどうかを指示する。第２サイクルでは、桁上げ発生信 号がチップからチップへとＡＬＵを横切って最上位スライス加算動作に対して桁 上げ入力信号を発生する。この桁上げ入力信号は、以前のサイクルの最上位スラ イスからのいずれの部分的な結果が出力されるべきかを選択する。したがって、 全体の答は２つのサイクルで完成される。２つのサイクルの中で最初に実行され る演算は独立しているから、ＡＬＵはパイプラインで接続されることができる。

加算のためには２つのサイクルが必要であるが、各サイクル毎に新しい結果か発 生される。しかし、最上位スライスの場合、このパイプライン効果は、１つの加 算動作の結果が次の加算動作に対する入力として必要である場合はいつも失われ る。

これに対する従来の解決策は、以前の結果が入手可能となるまで加算を遅延する ため、連続する加算の間に非演算（ＮＯＰ）命令または異なったデータに対する ＡＬＵの動作を加えることである。しかし、しばしばこの期間に役立たない作業 が行われ、したがって、このサイクルが無駄に使用される。

発明の開示 １回以上の加算を連続的に実行し、その結果を次のサイクルに直ちに使用するこ とがしばしば望ましい、多くの場合、連続加算は小さな増分を加えるものである に過ぎないことが分かっている。

一般的な場合では、例えば、スタック動作や文字列の命令等を実行するため、シ ーケンスになった長い語をメモリから読み出すまたはメモリに書き込む場合であ る。これらの増分の小さな加算を実行する場合、最上位スライスの部分合計が最 上位スライス入力に等しいということが成立するが、その理由は、小さな加数の 最上位スライスがゼロであるためである。更に、最上位スライスの部分合計＋１ は最上位入力＋１に等しい、最下位スライスの結果は常に１つのサイクルで計算 される。その結果、遅滞なくサイクル毎に連続加算を実行するためには、１つの サイクルで最上位スライスの結果を計算することが可能であることのみが必要で ある。

連続した小さな加゛算増分の存在する状況を利用するため、すなわち連続加算動 作の加数の１つの上位スライスがゼロに等しい場合を利用するため、本発明は上 位スライス加算器に論理ハードウェアを有している。このハードウェアは以前の サイクルの合計を記憶している。更に、このハードウェアは現在のサイクルと以 前のサイクルの両方が加算動作であり、以前のサイクルの部分合計が現在の加算 サイクルに対する入力として使用されていることを認識する。

上記の状況が検出されると、上位スライスのハードウェアは、以前の上位スライ スの合計が現在の加算に対する上位スライスの答として使用されるという規則を 実行する。しかし、もし桁上げ出力がハードウェアによって検出された場合、現 在の部分合計＋１が現在の加算に対する答として使用される。この場合、只１つ の制約として、連続加算列には桁上げ出力が２つ以上存在してはいけないことを 守らなければならない。

図面の簡単な説明 第１図は、一連のパイプラインで接続されたマイクロ命令の湾状チャートである 。

第１Ａ図は、第１図の湾状チャートに対応するマイクロ命令の表である。

第２図は、本発明の好適なハードウェアの論理回路のブロックある。

発明を実施するための最良の形態 高速加算論理回路は、以下で概略的に説明する条件を満足する連続した加算を正 確かつ高速に処理するため各三術論理演算部（Ａ　Ｌ　Ｕ）の上位スライスに含 まれている０本発明では説明を明確にするため２つのスライスを使用した設計に 対して説明が行われることに留意のこと、しかし、本発明は３つ以上の数のスラ イスを有するスライス設計にも使用することが可能である。

まず、加算合計は最下位スライスの大きさ以下でなければならない、しかし、加 算された合計はサイクル毎に変化してもよい。

第２に、「０次」のマイクロ命令に対するＡＬＵの終端がｒ（ｎ＋１）次」のマ イクロ命令に対するソースとして使用されなければならない。この要求によって 、加算が連続的であり以前の答が次のマイクロ命令の加算を行うために必要であ ることが保証される。最後に、マイクロコードは、加算シーケンスが最下位スラ イスから多くても１つの桁上げを発生するように制限されなければならない、上 記の条件のいずれかを満足しない加算は、その結果を得るために完全に２サイク ル待たなければならない。

第１図を参照して、ここにはマイクロ命令のシーケンスのタイミングチャートの 一部が示されている。このようなチャートは流状チャートとして知られている。

第１図の流状チャートはパイプラインで結ばれたマイクロ命令１−４の一連の加 算器ピースのみを示している。各マイクロ命令１−４は２つのスライスに分割さ れる。最下位スライス１０は最下位バイトについて加算動作を実行する。桁上げ 出力が加算動作で発生すると、この最下位スライスはまた信号を発生する。最上 位スライス１２は、「合計十〇」と「合計＋１」の動作の両方を実行する。

各クロック・サイクルは、位相Ａと位相Ｂの両方を有している。

クロックの位相ＡとＢは時間線ｒｔＪに示されている。第１図はＡＬυバイブラ インの４つのマイクロ命令（５クロツク・サイクル）を示す。

第１Ａ図を参照してマイクロ命令の表が第１図の４つのマイクロ命令に対応して 示される。またこの表には第１図のデータに対応するマイクロ命令と連動する一 連の加算の例が与えられている。

さて、第１図および第１Ａ図に示す例を使用した高速加算の動作を説明する。第 １マイクロ命令１はＧとＨの価を加算してその結果を工に載置する。この例では １６進数ｒＡＢ＋ｏＩＪが加算されてｒＡＣｌを発生する。このことは第１図に 示され、ここで最下位スライス１０は最下位ビア　）　ｒＢ＋ＩＪを加えて第１ クロツク・サイクルで合計「Ｃ」を得る。第２クロツク・サイクルは、最下位合 計の結果をパスする。

最上位スライス１２は最上位ビットｒＡ＋ＯＪを加えて部分合計ｒＡＪを発生す る。しかし、最下位スライスから桁上げ入力の発生する可能性があるから、最上 位スライスはまた合計＋１の加算動作を実行し、これはｒＢＪに等しい部分合計 ＋１を発生する。

第２クロツク・サイクルはマルチプレクサ（ＭＵＸ）を使用し、桁上げ入力が発 生したかどうかによって、「合計」または「合計＋１」のいずれかを選択する。

基本的に、最下位スライス１０は、加算の第１サイクルで合計と桁上げ出力を計 算する。最上位スライス１２はこの第１サイクルで部分合計と部分合計＋１を計 算する。第２サイクルでは、桁上げ出力がチップからチップに横切って再上位ス ライス１２で計算された結果を選択する。したがって、全体の答は２つのクロッ ク・サイクルで完了する。

引き続き、次のマイクロ命令２がｒｌＪと「ｊ」の価を加算してその結果をｒＫ Ｊに載置する。しかし、命令がパイプラインで結ばれているため第２マイクロ命 令２は、以前のマイクロ命令１の後、１サイクルを開始する。従って、ｒｌＪＯ 値はまだ発生されていす、このため第２マイクロ命令２に対する入力として使用 することはできない。今までに知られているシステムでは、第１の加算が終了す るまで第２の加算を遅延させるため、ＮＯＰ命令を挿入する機構になっていた。

しかし、このことは、第２の連続する加算が別のクロック・サイクルの計算され るのを待たなければならない結果、パイプラインの効率を低下させる。

本発明は、連続加算の増分が小さい場合、この遅延を除去するものである。加算 が小さい場合最上位の部分合計は最上位の入力に等しいが、その理由は、「小さ な増分」の加数の最上位スライスがゼロであるためである。更に、最上位部分合 計＋１は最上位入力＋１に等しい、また最下位の結果は常に１つのサイクルで計 算される。

最上位スライスの高速加算回路は、これらの事実を利用して連続する小さな加算 の効率を高める。この高速加算回路は現在および以前のサイクルがいずれも加算 動作であり以前の加算動作の結果は現在のサイクルの加算に対する入力として使 用されるべきであることを検出する。これらの条件が発生すると、高速加算装置 は以前の合計を現在の最上位スライス加算の結果として使用することによって動 作する。この場合の唯一の例外は、最下位スライスで桁上げ出力が発生する場合 現在の部分合計＋１が最上位スライスに対する結果として使用されることである 。

再び例を参照して、もしマイクロ命令２が１６進数ｒＡＣ＋０２」を加算してｒ ＡＥＪを発生すれば、高速加算回路が実行される。この場合、最下位スライス１ ０が通常通り加算されて「Ｅ」を発生する。しかし、最上位スライスは高速加算 法を実行し第２マイクロ命令の答に対して、線１６によって示されるように、以 前の結果を選択する。ＭｒＡＪは以前の最上位スライスの結果であり、したがっ て、マイクロ命令２に対する答はｒＡＥＪである。

以前の結果の値をｒＬＪＯ値に加算して出力ｒＭＪを発生する第３マイクロ命令 ３に続いて、高速加算回路はまだ動作したままである。「Ｌ」の値が１６進数「 ０２」であり、桁上げ出力が最下位スライスで発生すると仮定すれば高速加算法 は線１８の以前の最上位部分合計＋１を最上位スライスの答として選択する。通 常最下位スライスを加算し合計＋１の結果を使用することによってマイクロ命令 ３の加算動作は正しい答「Ｂ１」を発生する。

マイクロ命令４はこの例を別の桁上げの無い加算にも拡張する。

高速加算法を使用することによって最上位スライスは、マイクロ命令３から得ら れる最上位の結果を使用する。したがって、線１０に示されるように、現在の合 計Ｂ３が計算される。高速加算論理は、連続加算列において、２つ以上の桁上げ 出力が決して存在しないことを前提としている。もし第２桁上げ出力が発生すれ ば、加算は、新しい最上位部分合計と部分合計＋１を発生するため、１サイクル 待たなければならない。

第２図は、高速加算論理のハードウェアの好適な実施例のブロック図である。比 較器３０は以前のサイクルの書き込みアドレスを現在のサイクルの読み出しアド レスと比較する。もし読み出しアドレスが書き込みアドレスと等しければ、信号 が比較器３０を加算マルチプレクサ選択線制御装置３４に接続する８１Ｉ３２に 出力される。ＡＮＤゲート３６は以前のマイクロ命令と現在のマイクロ命令がい ずれも加算命令であるかどうかを判断する。もしこれらがいずれも加算であれば 、加算マルチプレクサ選択線制御装置３４に対する線３８に信号が出力される。

加算マルチプレクサ選択線制御装置に接続された線４０は、桁上げが最下位スラ イスで発生したかどうかを示す。

加算マルチプレクサ選択線制御装置３４は、最上位スライスの結果を出力するマ ルチプレクサ４２を制御する。マルチプレクサ４２は、その入力としてＡＬＵ加 算装置からの部分的な現在の合計を線４４に有し、部分的な現在の合計＋１を線 ４６に有する。

マルチプレクサ４２のｖＡ４８に対する出力は、ラッチ５０と５２を介して供給 される。フィードバック経路５４は、ラッチ５２からマルチプレクサ４２の入力 に接続される。これによって、加算マルチプレクサ選択線制御装置３４が最上位 スライスに対する出力として以前の結果または部分的な現在の合計＋１のいずれ かを選択することが可能になる０選択は上の例に示した方法にしたがって決定さ れる。したがって、この高速加算論理のハードウェアは連続する小さな加算の処 理においてパイプラインを効果的に使用することを可能にする。

国際調査報告

Claims (3)

【特許請求の範囲】
1. １．連続的にパイプラインによって接続されたマイクロ命令においてスライスさ れた加数で加算動作を実行する方法であって、上記の加数は少なくとも１つの上 位スライスと１つの最下位スライスを有し、連続するマイクロ命令に於ける加数 の１つの上位スライスが上記の各々の連続するマイクロ命令でゼロである上記の 方法において、 ａ）連続するクロック・サイクルに於ける第１および第２マイクロ命令を監視し て、両方のマイクロ命令が加算動作であるかどうかを判定するステップ、 ｂ）第２マイクロ命令の加算動作に対するソースとしての第１マイクロ命令の終 端が使用されていることを検出するステップ、 ｃ）上記の各々の連続するマイクロ命令において加数の少なくとも１つに於ける 上位スライスがゼロであることを要求するステップ、 ｄ）上記の第１マイクロ命令に於ける上記のスライスの各々で上記の加算動作を 実行して上位および最下位スライスの合計を計算するステップ、 ｅ）第１マイクロ命令の最下位スライスで桁上げ出力が発生したかどうかを検出 するステップ、 ｆ）ステップ（ａ）および（ｂ）と関連して、両方のマイクロ命令が加算動作で あると判定され、第２マイクロ命令の加算動作に対するソースとしての第１マイ クロ命令の終端が使用されていることが検出された場合、 （ｉ）上記の桁上げ出力が検出されない場合、上記の第２マイクロ命令の上位ス ライス合計である第１マイクロ命令の上位スライス合計を選択するステップ、お よび（ｉｉ）上記の桁上げ出力が検出された場合、上記の第２マイクロ命令の上 位スライス合計である上位スライス合計プラス１を選択するステップによって構 成されることを特徴とする方法。
2. ２．スライスされた加数は、各々最上位スライスと最下位スライスにスライスさ れることを特徴とする請求の範囲第１項記載の方法。
3. ３．スライスされた加算をコンピュータで実行する装置であって、連続するマイ クロ命令に於ける加数の１つの上位スライスがゼロである上記の装置において、 マイクロ命令の加算動作の加数の上位スライス合計、上位スライス合計＋１およ び最下位スライス合計を計算する手段、選択線の制御信号によって制御され、上 記の手段から入力を受取り、上位スライス合計と上位スライス合計＋１を計算し 、かつマルチプレクサの入力に接続された出力を有する上記マルチプレクサ、お よび 上記の選択線に接続された出力を有し、（ｉ）上記の最下位スラスイの合計が桁 上げ出力を有する場合、（ｉｉ）連続的クロック・サイクルに於ける第１および 第２マイクロ命令がいずれも加算動作である場合、および（ｉｉｉ）第１マイク ロ命令の終端が第２マイクロ命令の加算動作のソースである場合、第１制御信号 を出力し、条件（ｉ）、（ｉｉ）および（ｉｉｉ）のいずれかが満足されない場 合、第２制御信号を発生する論理ゲートによって構成され、上記のマルチプレク サは、第１制御信号が出力された場合上位スライス合計＋１を出力し、第２制御 が出力された場合、上位スライス合計を出力することを特徴とする装置。