JPH02501605A - 状態依存書き込み電流を有する双極性ランダムアクセス記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 状態依存書き込み電流を有する双極性ランダムアクセス記憶装置 発明の背景 １０発明の分野 本発明は双極性ランダムアクセス記憶装置、特に、成る選ばれたメモリ・セルに 書き込みを行う回路に関双極性ランダムアクセス記憶装置（双極性ＲＡＭ）とい うのは、双極技術の分野において情報を二進形態で格納、呼出しするようになっ ている装置である。情報は使用者の自由裁量で（ランダムに）任意の順序で格納 されたり、呼び出されたりする。普通の双極性ＲＡＭはコンピュータ産業を通じ て広範囲に使用されており、作動速度か成る種の用途にとっては考えられないく らい遅い、この速度につぃの問題は普通の双極性ＲＡＭの動作を理解すればより 良く理解てきる。

双極性ＲＡＭにおけるデータ記憶用の基本的要素はメモリ・セルであり、これは 双安定ラッチである。メモリ・セルは、物理的には、長方形の列て配置され、ワ ード・ライン、ビット・ラインと呼ばれる対になった金属導電体によって接続さ れている。この列内の成る特定のメモリ・セルが選ばれ、成る特定の対のワード ・ラインと成る特定の対のビット・ラインを選ぶことによってデータ回収（読み 出し動作）あるいはデータ格納（書き込み動作）を行う。第１図は１つのメモリ ・セル１２を含む従来の双極性ＲＡＭ１０を示す。

メモリ・セル１２は２つの相互接続のシリコン制御整流器（ＳＣＲ）を包含する 。１つのＳＣＲがＰＮＰ）−ランシスタとして概略的に示してあり、二重エミッ タ弐ＮＰＮ）ランジスタが、ＰＮＰのベースかＮＰＮのコレクタに接続され、Ｎ ＰＮのベースがＰＮＰのコレクタに接続されるように接続しである。２つのＳＣ Ｒを相互接続すること（一方のＳＣＲのＮＰＮコレクタ、ベースの結節点をそれ ぞれ他方のＳＣＲのベース、コレクタの結節点に接続すること）によって、双安 定ラッチが構成される。２つの安定状態は通電状態の一方のＳＣＲまたは他方の ＳＣＲのいずれかによって表わされる。メモリ・セル１２は４つの外部端子と２ つの内部結節点とを有する。ＰＮＰエミッタは相互に接続してありかつ上方ワー ド・ライン１８に接続しである。異なったＳＣＲからの２つのＰＮＰエミッタは 相互に接続しであると共に下方ワード・ライン１９にも接続しである。各ＳＣＲ か１つずつ、２つのＮＰＮエミッタは、それぞれ、１つのビット・ラインに接続 してあり、これらのビット・ラインか一緒になってビット・ライン対１４．１５ を構成する。メモリ・セルの内部結節点は結節点１６．１７である。結節点１６ はＮＰＮ）ランジスタ３６のベースをＰＮＰ）−ランジスタ２９のベースに接続 し、結節点１７はＮＰＮ）−ランジスタ３１のベースをＰＮＰ）−ランジスタ３ ４のベースに接続している。

上方ワード・ライン１８はエミッタホロワ（図示せず）によって駆動される。下 方ワード・ライン１９には定電流シンクか接続してあり、これはメモリ・セル１ ２に電流を供給して選定されていないときにメモリ・セル１２の双安定状態を維 持する。メモリ・セル１２を選定するには、上方ワード・ライン１８（列を選ぶ ）に高電圧を印加し、同時に、切り換え可能な電流シンク３８．３９（ビット・ ラインを選ぶ）をオンにする。セル１２が選ばれると、そのメモリ・セル１２に ついての読み出しあるいは書き込み動作を実施てきる。

メモリ・セル１２を参照して、結節点１７のとこぶの電圧がハイであり、結節点 １６のところの電圧かローであるときに「１」の状態が定められ得る。それに対 応して、結節点１６のところの電圧がハイであり、結節点１７のところの電圧が ローであるときには状態はｒＯＪとなる。読み出し動作中、メモリ・セル１２か 選ばれ、信号ＲＤ、ＲＩ５か読み出しスレショルド電圧にセットされる。この読 み出しスレショルド電圧は選定されたセルの内部結節点１６．１７のところの電 圧のほぼ中間の電圧となるように設計される。読み出しモートにおいて、メモリ ・セル１２か状態「１」である場合、結節点１７はハイ（ＲＤよりも高い）とな り、メモリ・セル１２の右側が電流シンク３９に電流を導く、トランジスタ２５ はオフとなる。

結節点１６はロー（ＲＤより低い）となり、メモリ・セル１２の左側がオフとな る。トランジスタ２４か電流シンク３８に電流を導く、トランジスタ２５かオフ であるから、「賦活」電流のみがトランジスタ２７を通って流れるたけである。

トランジスタ２４はオンであり、そのコレクタ電流プラス賦活電流かトランジス タ２６を通って流れる。

トランジスタ２６はトランジスタ２７よりも多い電流を流し、これがトランジス タ２６．２７のコレクタ結節点における電圧差を生じさせる。この電圧差は選ば れたメモリ・セル１２の状態を示しており、増幅されてから出力部に送られ、選 定メモリ・セル１２の状態に対応する論理「１」レベルを生じさせる。同様にし て、選定されたメモリ・セルか「０」状態を含んているとき、それに相当する論 理「０」状態が出力部に送られることになる。

書き込み動作のときは、選ばれたメモリ・セル１２かデータ入力部に対応する成 る特定の状態になる。選定されたメモリ・セル１２が書き込み前に入力データと 逆の状態である場合には、その状態を入力データに対応した状態に変えることに なる。この選定されたメモリ・セル１２の状態が書き込み前に既に入力データと 同じ状態である場合には、その状態か変えられることはない。

第１図を参照して、書き込みｒｌＪ動作を説明する。書き込み動作前には、回路 １０は読み出しモードにある。このモートては、ＲＤ、ＲＩ１５両方が読み出し スレショルド電圧にセットされている。選定メモリ・セル１２に「１」を書き込 むために、電圧ＲＩｌｌ＞は２つの内部結節点１６．１７の最低値より低くなる まて低下させられる。書き込み動作の前に結節点１７かロー（「０」状態に対応 する）である場合、メモリ・セル１２の右側はオフとなる。Ｒｒ５電圧が低下さ せられると、ビット・ライン１５のところの電圧が低下し、最終的には、メモリ ・セル１２のビット・ライン・エミッタがシンク３９に電流を通じ始める。これ はメモリ・セル１２の右側をオンにし、これか左側をオフにすることになる。こ うして、メモリ・セル１２の状態か変更される。結節点１６のところの電圧が結 節点１７のところの電圧よりも充分な余裕をもって低いときには、書き込み動作 を終了させることがてき、メモリ・セル１２はそれに合わせて変更安定二進状態 に対応する完全電圧差に回復することになる。書き込み動作は電圧ＦＭ）を読み 出しスレショルド電圧まて戻るように上昇させることによって終了する。

書き込み回復時間は書き込み信号（本例ではＲＤ）の停止と出力バッファての安 定した正しいデータの出現との間の時間遅延として定義される。もしメモリ・セ ル１２が回復せず、結節点１７の電圧が書き込み動作終了時に読み出しスレショ ルド電圧よりも高くなった場合には、メモリ・セル１２は書き込み回復時間を延 期することになる。この場合、２つのことが生じる。まず、電圧ＲＩｌ＞か上昇 したとき、ビット・ライン１５の寄生容量かトランジスタ２５を通して変更され ることになり、このトランジスタは過渡電流をトランジスタ２７を通して書き込 まれたデータの逆状態に対応する検知増幅器２２に流すことになる０次に、電圧 Ｔ［５が読み出しスレショルド電圧に達した場合、結節点１７のところか電圧か 読み出しスレショルドよりもなお低いのて、トランジスタ２５は電流シンク３９ からの電流を流し続けることになる。この場合、両トランジスタ２４．２５は導 通状態にあり、検知増幅器２２のところの電圧差は小さく、不確定の極性を持つ 。メモリ・セル１２が回復するまで（結節点１７が読み出しスレショルドよりも 高い）、出力部には正しい安定した状態か現われることはない、ひとたびメモリ ・セル１２か回復したならば、出力部には正しいデータか伝播することになる。

こうして、書き込み回復時間は読み出し可能レベルまて回復する速度を含めてメ モリ・セル１２への書き込み速度に関係する書き込みパルス幅の持続時間の関数 となる。

相互接続式ＳＣＲのような遅い書き込み特性を有するメモリ・セルはアルファ粒 子によって乗しる電流過渡状態のようなノイズに対する免疫が高いという理由で しばしば使用される。これらのセルはソフト・エラー率を低下させるが、書き込 み時間は長いし、書き込み回復時間も長いという性質を持つ。

したがって、電流依存拡散容量から生じる遅い書き込み特性を有するメモリ・セ ルの書き込み時間を短縮することが望ましい。

発明の概要 本発明の目的および利点は以下の説明において述べるが、一部はこの説明から明 らかとなろうし、発明を実施したときに知ることになろう。

これらの目的を達成すべく、ここて具体化し、広範囲にわたって説明する発明の 目的によれば、双極性ランダムアクセス記憶装置が設けられ、これは少なくとも 一対のビット・ラインと、これらのビット・ライン間に接続した少なくとも１つ のメモリ・セルてあって、第１のデータ値を表わす第１メモリ状態および第２の データ値を表わす第２メモリ状態を有するメモリ・セルと、読み出し動作または 書き込み動作のために少なくとも１つのメモリ・セルを選定する手段と、データ 値がメモリ状態に一致しないときには第１の大きさの第１書き込み電流を用いて 現メモリ状態をシフトすることによって、そして、データ値か現メモリ状態に一 致しているときには第２のより低い大きさの書き込み電流を用いてメモリ状態を シフトしないことによって前記少なくとも１つのメモリ・セルにデータ値を書き 込む手段とを包含する。

図面の簡単な説明 本明細書に添付され、その一部をなす添付図面は本発明の好ましい実施例を示し ており、上記の概略的な説明および以下の好ましい実施例についての詳細な説明 と共に、発明の詳細な説明するのに役立つ。

第１図は双極性メモリ・セルを使用している従来のランダムアクセス記憶装置の 回路図である。

第２図はランダムアクセス記憶装置が読み出し／書き込み電流制御器回路を包含 している本発明の第１実施例の回路図である。

第３図は第２図、第４図のランダムアクセス記憶装置の読み出し、書き込み信号 のタイミング図である。

第４図はランダムアクセス記憶装置か読み出し／書き込み電流制御器回路を包含 している本発明の第２実施例の回路図である。

好ましい実施例の説明 以下、添付図面に示した本発明の現在のところ好ましい実施例について詳細に説 明する。

読み出し／書き込み電流制御器回路を有する双極性ランダムアクセス記憶回路５ ０が第２図に示してあり、これは検知増幅器５２と、電圧検知用トランジスタ５ ４．５５と、読み出し／書き込みトランジスタ６４．６５と、ビット・ライン６ ８．６９と、基準電圧ＲＥＦ供給トランジスタ７２．７４と、ｙ、極性メモリ・ セル７６と、ビット・ライン排除充電トランジスタ８２．８３と、読み出し／書 き込み電流制御器回路９０．９１とを包含する。検知増幅器５２はビット・ライ ン６８．６９に電圧検知用トランジスタ５４．５５を介してｖｃ統している。読 み出し／書き込みトランジスタ６４．６５もビット・ライン６８．６９に接続し である。読み出し／書き込みトランジスタ６４．６５のベースには基準電圧供給 トランジスタ７２．７３が接続しである。双極性メモリ・セル７６は各ビット・ ライン６８．６９、上方ワード・ライン７８および下方ワード・ライン８０に接 続している。

符号９０．９１て全体的に示す読み出し／書き込み電流制御器回路がそれぞれの ビット・ライン６８．６９と基準電圧源ＲＥＦとに接続しており、また、それぞ れのビット・ライン選択トランジスタ９４．９５のコレクタ・エミッタ経路を介 して書き込み電流シンク９８．９９に接続している。ビット・ライン６８．６９ はビット・ライン選定トランジスタ１０２．１０３に接続しており、これは順次 に電流シンク１０６．１０７に接続している。

本発明のＲＡＭは普通の検知増幅器を含み得るか、Ａ、Ｄａｖｉｄ　Ｈａｓｈｅ ｍｉおよびＲｏｂｅｒｔ　Ｍ、Ｒｅｉｎｓｈｍｉｄｔか１９８８年２月１１日に 出願した、ｒ　Ｂｉｐｏｌａｒ　ＲＡＭ　Ｃ１ｒｃｕｊｔ　Ｈａｖｉｎｇ　Ｎｏ 　Ｗｒｉｔｅ　Ｒｅｃｏｖｅｒｙ　Ｔｉｍｅ」（ＤＥＣ−２１２）という名称の 、本出願人に譲渡された現在審査中の米国特許出願第１５５．０２２号に開示さ れている検知増幅器の実施例か検知増幅器の好ましい実施例をなす。

この審査中の出願の内容はここに参考資料として援用する。第２図、第４図のＲ ＡＭおよびここに提示されている例は電圧検知式検知増幅器のみを示しているか 、検知増幅器の電圧検知式、電流検知式も本発明のＲＡＭでは等しく満足に作動 する。

双極性ランダムアクセス記憶装置は、たとえば、４つの検知増幅器を包含し得、 各検知増幅器は１６対のビット・ラインにＰａｈｃしてあり、６対のビット・ラ インは６４の接続したメモリ・セルを有する。以下の説明は一対のビット・ライ ンと１つのメモリ・セルと共にただ１つの検知増幅器の動作に限るが、この説明 は複数の検知増幅器、ビット・ラインおよびメモリ・セルを有するランダムアク セス記憶装置にもそのまま適用てきる。

第２図のメモリ・セル７６はトランジスタ１１６．１１８．１１７．１１９を包 含する。トランジスタ１１７．１１８のコレクタは結節点１１１のところてトラ ンジスタ１１６．１１９のベースに接続している。トランジスタ１１６．１１９ のコレクタは結節点１１２のところてトランジスタ１１７，１１８のベースに接 続している。作動にあたって、メモリ・セル７６は、結節点１１１のところの電 圧（Ｖ　１　）がハイ、結節点１１２のところの電圧（ｖｌ）がローの場合か、 あるいは、ｖｌかローでｖｌがハイの場合に応じて、２つの状態のうちの１つを 維持する。電流シンク１１４はメモリ・セル７６をその現メモリ状態に保つ保持 電流を与える。上方ワード・ライン７８によってハイとなるように選択され、ア ドレス・デコーダ１４４（普通の入力回路１４０の一部である）によって与えら れたＡＤＨ電圧信号がトランジスタ５８．８６．９４．９５．１０２．１０３の ベースに与えられてハイとしたとき、メモリ・セル７６はそのメモリ状態に適切 となるように１つのビット・ラインを充電する。

トランジスタに１〜に５は種々のトランジスタのエミッタと「賦活」電流シンク の間にダイオードとして接続された「賦活」トランジスタである。賦活トランジ スタＫｌ〜に５は接続したトランジスタのエミッタが電流シンクに接続されてい ないときに、一般的には、ビット・ライン対が選定されていないときに充電する のを防ぐ。

ここでＲＡＭ５０の動作に目を転じて、メモリ・セル７６を読み出すには、まず 、上方ワード−ライン７８とＡＤＲをハイにすることによってこのメモリ・セル ７６を選択しなければならない、ハイになると、ＡＤＨはトランジスタ５８．８ ６．９４．９５．１０２．１０３をオンにしてそれぞれシンクロｏ、８８．９８ ．９９，１０６，１０７からの電流を通す。電流シンク１０６．１０７は低い値 の「読み出し」電流をビット・ライン６８．６９に与える。

ここで、選定されたメモリ・セル７６か平衡メモリ状態にあり、結節点１１１の ところの電圧Ｖｌがハイであり、結節点１１２のところの電圧■２がローである と仮定すると、トランジスタ１１６，１１８はオンであり、ビット・ライン６８ の電圧を上昇させる。トランジスタ１１７，１１９はオフであり、シンク１０７ への電流はトランジスタ６５によって与えられる。トランジスタ１１６，１１７ はただ１つのトランジスタからの２つのエミッタとして示しである。これは共通 のベースと共通のコレクタと接続した２つのトランジスタを表わしている。読み 出し／書き込みトランジスタ６４．６５のベースのところのＲＤおよびＲＤは、 第３図のＲＤ、Ｒ１）ｉを表わすライン上の点２００によって示すようにＶｌ、 Ｖ２の中間電圧にセットされる。この中間電圧へのＲＤ、Ｔ’ＬＩ５の設定操作 はトランジスタ６４をオフにし、トランジスタ６５をオンとし、トランジスタ５ ４をオンにし、トランジスタ５５をオフとする。検知増幅器５２の入力結節点１ ２２．１２３のところの電流差はメモリ・セル７６の状態を反映している。。

ビット・ライン６９の電圧がローのとき、トランジスタ１２９，１３１はオンで あり、したがって、シンク９９の電流はトランジスタ１２９，１３１が共用する 。これはビット・ライン読み出し電流を上昇させ、読み出し時間を短縮する。

ＲＡＭ５０は、選定メモリ・セル７６が第２のメモリ状態（すなわち、ｖｌがロ ーで、ｖｌがハイ）のときにも同様に作用する。

メモリ・セル７６への書き込み動作中、本発明のＲＡＭは、メモリ・セル７６の メモリ状態がそこに書き込もうとしているデータに一致する場合には低レベル書 き込み電流を使用する。メモリ・セル７６のメモリ状態が書き込もうとしている データに一致しない場合には高レベル書き込み電流が用いられる。すなわち、書 き込み動作はメモリ・セル７６のメモリ状態にシフトすることになる０本発明を 実施するのに別体の読み出し電流シンクおよび低レベル書き込み電流シンクも使 用できる。一般に、メモリ・セル７６の書き込み時間は低レベル書き込み電流（ 読み出し電流でもある）対高しベル書き込み電流の比がより小さくなるにつれて 改善される。最適な比は半導体プロセス特性の関数である。しかしながら、高レ ベル書き込み電流はメモリ・セル７６のトランジスタの性能が劣化する点までに 限られる。低レベル読み出し電流は読み出しアクセス時間か許容てきなくなる点 までに限られる。

第２図に示す本発明の好ましい実施例において、読み出し／書き込み電流制御器 回路９０が例示してあり、限定するつもりはないが、これはトランジスタ９４． １２６，１２８と電流源９８とを包含する。

ビット・ライン６９に接続した読み出し／書き込み電流制御器回路９１はトラン ジスタ９５．１２９．１３１と電流源９９とを包含する。

書き込み動作の最初の例の場合、結節点１１１のところのＶｌがハイて、結節点 １１２のところのｖｌがローであると仮定する。また、メモリ・セル７６に書き 込もうとしているデータがメモリ・セル７６に既に記憶されているデータ、に一 致せず、したかって、メモリ状態のシフトか必要であると仮定する。書き込み動 作に先立って、メモリ・セル７６は上方ワード・ライン７８をハイにし、ＡＤＲ をハイに設定することによって選ばれる。これはすべてのビット・ライン選定ト ランジスタ５８．８６．９４．９５．１０２．１０３をオンにする。これらのト ランジスタのベースは信号ＡＤＲに接続している。今や、ビット・ライン６９は 低レベル電流シンク１０７を通して放電し始める０次に、１’ＬＩ５が第３図の ＲＩ＞を表わしているライン上の点２０２によって示すように書き込み制御回路 １４２によってローとされ、トランジスタ６５をオフとする。ビット・ライン６ ９の電圧は低下する。ビット・ライン６９の電圧か基準電圧ＲＥＦよりも小さく なると、トランジスタ１３１かオフとなり、トランジスタ１２９がシンク９９の 全電流を通し、電流シンク１０７に加えて高レベル電流シンク９９を通してビッ ト・ライン６９を放電させ、高レベル電流での書き込みを行わせる。書き込み電 流はメモリ・セル７６のトランジスタ１１７をオンにし、結節点Ｉｌｌのところ のｖｌを低下させ、トランジスタ１１６をオフにして遮断する。ＰＮＰ）ランジ スタ１１９がゆっくりとオンになり、トランジスタ１１８がゆっくりとオフにな るにつれて、ｖｌは平衡値、すなわち、第３図のｖｌで表わすライン上の点２０ Ｂに近づく、第３のＲＤて表わすライン上の点２０２のところて、ＲＩｌ５か低 下したとき、ＲＤはハイに留まるが、ｖｌよりは低い。トランジスタ１１６かオ フとなると、ビット・ライン６８は低レベル電流シンク１０６を通して放電する 。ｖｌがＲＤより低くなると、トランジスタ６４はオンになり、ビット・ライン ６８の電圧がＲＥＦにほぼ等しくなり、したがって、トランジスタ１２６．１２ ８はシンク９８からの電流を共用する。

電圧ｖ１が低下し、ｖｌが上昇し始めた後、メモリ・セル７６は新しいメモリ状 態にシフトされる。ＲＩ５は第４図のＲＩ５て表わすライン上の点２０４のとこ ろてＶｌとＶ２の最糾状態の中間の電圧まで戻される。

書き込み信号が長い書き込み信号である場合、すなわち、この実施例において電 圧Ｖ２かＲＩｌ＞読み出し電圧レベルを超えた後にＲｆｉが正規の読み出しレベ ルまて上昇させられた場合、読み出し／書き込み電流制御器回路９１はメモリ・ セル７６への書き込み電流を停止する。これは次の通りに行われる。すなわち。

ｖｌが上昇するにつれて、ビット・ライン６９上の電圧か上昇する。ビット・ラ イン６９の電圧がＲＥＦを超えると、トランジスタ１２９がオフとなり、トラン ジスタ１３１がオンになり、電流シンク９９を通電し、メモリ・セル７６を通る 高レベル書き込み電流を停止する。これはメモリ・セル７６が深い飽和状態に駆 動されるのを防ぐ。

メモリ・セル７６が書き込まれることになっているデータに一致するメモリ状態 に既にある場合、たとえば、データ書き込み動作の冒頭てＶ２はハイとなり、ｖ ｌはローとなる。メモリ・セル７６が選ばれたときにビット・ライン６９は高電 圧状態にあり、したがって、ｉｒ５がローになると、ビット・ライン６９はメモ リ・セル７６を電流が流れているためにハイに留まる。トランジスタ１３１はオ ンに留まり、高レベル電流シンク９９はトランジスタ１３１を通して高電圧源Ｖ ＣＣから供給を受ける。トランジスタ１２９はオフ状態に留まり、したがって、 メモリ・セル７６は低レベル書き込み電流シンク１０７のみから供給を受ける。

この低レベル書き込み電流は高レベル書き込み電流が用いられた場合に起きたと 同様にメモリ・セル７６を深い飽和状態にするのを防ぐ。

ビット・ライン解除充電回路を用いて読み出しまたは書き込み動作の後の解除に 続く所定の電圧レベルまでビット・ラインを充電することができる。第１の好ま しい実施例では、ビット・ライン解除充電回路１３２が第２図に例示してあり、 限定するつもりはないが、これはビット・ライン解除充電トランジスタ８２．８ ３と、ビット・ライン選択トランジスタ８６と、電流シンク８８とからなる。

読み出しまたは書き込み動作に続いて信号ＡＤＨがローになると、トランジスタ ８２．８３がオンとなり、ビット・ラインを浮動させるよりもむしろ所定のレベ ルまて充電する。

本発明の読み出し／書き込み電流制御器回路を有する双極性ＲＡＭ２００のＭＳ ２の好ましい実施例か第４図に示しである。ＲＡＭ２００はＲＡＭ５０に類似し たものであるが、次の差異を持つ。この第２の好ましい実施例では、トランジス タ１２６’、１３１’のコレクタはそれぞれ反対側のビット・ライン６９′、６ ８′に相互接続しである。ビット・ライン６８′、６９′は、それぞれ、トラン ジスタ１２６′、１３１′で終フている。トランジスタ１２６′のベースとビッ ト・ライン６８′の間とトランジスタ１３１′のベースとビット・ライン６９′ の間に抵抗器か設置してあって飽和時のベース電流を制限するようになっている 。トランジスタ１２８′のベースとＲＥＦの間とトランジスタ１２９′とＲＥＦ との間には電圧低下に合わせる目的で抵抗器が設けである。

トランジスタに１、Ｋ４’、Ｋ５’は「賦活」トランジスタであり、種々のトラ ンジスタのエミッタと「賦活」電流シンクの間にダイオードとして接続しである 。賦活トランジスタに１、Ｋ４’　、に５’は、接続したトランジスタのエミッ タが電流シンクに接続していないとき、一般的には、ビット・ライン対が選定さ れていないときにこれらのエミッタか充電するのを阻止する。

上述したように、読み出し電流は低レベル書き込み電流でもある。一般に、読み 出し電流が増大するにつれて、メモリ・セル７６の読み出しサイクル時間は短縮 するが、低レベル書き込み電流（すなわち、読み出し電流）対高しベル書き込み 電流の比が増大するにつれて、メモリ・セル７６の拡散容量対書き込み電流の比 が増大し、ＲＡＭ　２００の書き込みサイクル時間を遅くする。第２の好ましい 実施例の回路は読み出し動作中に低電圧ビット・ラインを急速放電することによ って有効読み出し電流を増大させるが、低レベル書き込み電流を増大させること はない、したがって、読み出しサイクル時間は書き込みサイクル時間を延長させ ることなく短編する。

ここて第４図のメモリ・セル７６か上述した要領て選定されており、結節点１１ ２のところのｖ２がハイてあり、結節点１１１のところのｖｌがローであると仮 定する０選定時、メモリ・セル７６はビット・ライン６９′を充電しなければな らず、ビット・ライン６８′は検知増幅器５２がメモリ・セル７６のメモリ状態 を読み出すことができるようになる前に放電されなければならない。メモリ・セ ル７６のハイ偏によってビット・ライン６９′を充電することは比較的迅速に生 しるが、メモリ・セル７６のロー側に取り付けられたビット・ライン６８′の放 電はよりゆっくりと生じる。

本発明によれば、読み出し／書き込み制御器回路９０′、９１’か選択されたメ モリ・セル７６の低電圧側に接続したビット・ラインを放電させる。第２の好ま しい実施例では、読み出し／書き込み電流制御器回路９０′、９１’はトランジ スタ１２６′。

１２８’、１２９’、１３１’、９４’、９５’と。

高レベル書き込み電流シンク９８’、９９’とを包含するものとして示しである 。トランジスタ１２９′がオフで、トランジスタ１３１′がオンのとき、高レベ ル電流シンク９９′はトランジスタ１３１′を通してビット・ライン６８′から 供給を受け、メモリ・セル７６の低レベル側に取り付けられたビット・ライン６ ８′を急速に放電させる。

第２の好ましい実施例ては、電流シンク１３４′は、対応したビット・ライン読 み出し／書き込みトランジスタが導通状態にあるときに基準電圧レベルＲＥＦが ビット・ライン電圧よりもやや高くなるように設計しである。トランジスタ１２ ８′を流れる電流は、こうして、トランジスタ１２６′を流れる電流を超え、低 レベル・ビット・ライン６８′から電流シンク９８′の大部分に供給を行うこと になる。これはビット・ライン６９′に接続したメモリ・セル７６の高電圧側か ら排出する電流を減じる。

高レベル・ビット・ライン６９′の充電と低レベル・ビット・ライン６８′の放 電に続いて、検知増幅器５２が第１の好ましい実施例について説明したと同様の 要領てメモリ・セル７６の状態を読み取る。低電圧ビット・ライン６８′と高レ ベル・ビット・ライン６９′の間の電圧差はトランジスタ５４をオフにし。

トランジスタ５５をオンにし、メモリ・セル７６のメモリ状態に一致する電流差 を検知増幅器５２に供給する。

書き込み動作の第２の例について、結節点１１１のところのｖｌかハイて、結節 点１１２のところの■２かローであると仮定する。また、メモリ・セル７６に書 き込もうとしているデータがメモリ・セル７６に既に記憶されているデータ（す なわち、そのメモリ状態）と逆になっていると仮定する。書き込み動作の始まる 前に、メモリ・セル７６か上述したように選定される０次に、ＲＤが第３図のＲ ｆ１５で表わしているライン上の点２０２のところてローとなり、トランジスタ ６５をオフにする。ビット・ライン６９′上の電圧は低下する。ビット・ライン ６９′の電圧が基準電圧ＲＥＦよりも低いとき、トランジスタ１３１′がオフと なり、トランジスタ１２９′がシンク９９′からの電流のすべてを通し、高レベ ル電流シンク９９′を通してビット・ライン６９′を放電させ、それによって、 高レベル電流て書き込みを行わせる。この書き込み電流は、第１の好ましい実施 例て説明したようにメモリ・セル７６のメモリ状態をシフトする。

メモリ・セル７６か書き込まれようとしているデータに一致する状態に既にある ならば、データ書き込み動作の冒頭てｖ２はハイとなり、ｖｌはローとなる。

ビット・ライン６９′は、メモリ・セル７６が選ばれたとき、したがって、Ｒｆ ５かローとなった場合には高電圧状態になり、メモリ・セル７６を電流が流れて いるためにハイに留まる。トランジスタ１３１’はオン状態に留まり、高レベル 電流シンク９９′はビット・ライン６８′からトランジスタ１３１′を通して供 給を受ける。トランジスタ１２９′はオフ状態に留まり、したかって、メモリ・ セル７６は低レベル書き込み電流のみの供給を受ける。

電圧ｖ１が低下し、ｖ２か上昇し始めた後、メモリ・セル７６は新しいメモリ状 ｙＳにシフトされ、Ｒｆ＞か第３図のＲ１）で表わすライン上の点２０４のとこ ろでｖｌとＶ２の最終状態の間の電圧に戻される。

上記の説明から明らかなように１本発明を応用した双極性ＲＡＭは双極性メモリ ・セルの状態の関数としての読み出し、書き込み電波の大きさを選ぶことによっ てより速い読み出し、書き込み時間を得ることがてきる。

付加的な利点および修正は邑楽者てあれば容易に行えよう、したかって、本発明 は、そのより広い局面において、ここに図示し、説明した実施例の細部に限定さ れるものではなく、本願の概略的な発明概念の精神または範囲から逸脱すること なく上記のような細部から逸脱できる。

ＦＩＧ、　／ ＦＩＧ、２ ＦＩＧ、　４ 平成　年　月　日 特許庁長官　吉　１）文　毅　殿 １、事件の表示　ＰＣＴ／ＵＳ　８９１００５６５３、補正をする者 事件との関係　出願人 ５、補正命令の日付　自　発 （１）　本願の請求の範囲の記載を別紙のとおり訂正する。

（２）本願明細書第２２頁１５行の後に次の記載を加入する。

７　本発明は、次の態様で実施できる。

（１）請求の範囲第１項！こ記載した双極性ランダムアクセス記憶装置において 、さるに、その読み出し、書き込み動作に続５１てビット・ラインを所定のレベ ルまで充電するためのビット・ライン解除充電回路を設ける。

（２）請求の範囲第１項ｊご記載した双極性ランダムアクセス記憶装置において 、その少くとも１つのメモリ・セルは、その現メモリ状態に対応する高電圧側お よび低電圧側を含み、且つその選定手段は、その少くとも１つのメモリ・セルの 低電圧側に接続されたビット・ラインの１つを放電させる手段を含むっ （３）上記（２）項に記載した双極性ランダムアクセス記憶装置において、その 書き込み手段は、その少くとも１つのメモリ・セルの低電圧側に接続したビット ・ラインの電圧より高いが、その少くとも１つのメモリ・セルの高電圧側に接続 したビット・ラインの電圧より低い基準電圧を供給する手段を含む。

（４）請求の範囲第１項に記載した双極性ランダムアクセス記憶装置において、 その少くとも１つのメモリ・セルは、その現メモリ状態ｊこ対応する低電圧側お よび高電圧側を含み、その書き込み手段は、その少くとも１つのメモリ・セルの 低電圧側に接続したビット・ラインの１つの電圧；二等しい基準電圧を供給する 手段を含む。

（５）　請求の範囲第１項に記載した双極性ランダムアクセス記憶装置において 、その書き込み手段は、そのメモリ・セルがそのメモリ状態をシフトした後にそ の第１の書き込み電流を停止する手段を含む。

（６）請求の範囲第２項に記載したデータを格納する方法において、さろに、そ の読み出し、書き込み動作に続いてビット・ライン解除充電回路を用５）でビッ ト・ラインを所定のレベルまで充電する段階を含める２ 、特許請求の範囲第２項に記載したデータを格納する方法において、その選定段 階は、その少くとも１つのメモリ・セルの低電圧側に接続したビット・ラインの １つを放電させる段階を含む。

（８）上記（７）項に記載したデータを格納する方法において、その少くとも１ つのメモリ・セルは、その現メモリ状態に対応する高電圧側および低電圧側を含 み、その書き込み段階は、その少くとも１つのメモリ・セルの低電圧側；こ接続 したビット・ラインの１つの電圧より高５１が、その少くとも１つのメモリ・セ ルの高電圧側！＝接続したビット・ラインの１つの電圧より低い電圧レベルを有 する基準電圧を供給する段階を含む。

（９）請求の範囲第２項に記載したデータを格納する方法にお一ハて、その少く とも１つのメモリ・セルは、その現メモリ状態に対応する高電圧側および低電圧 側を含み、その書き込み段階は、その少くとも１つのメモリ・セルの低電圧側に 接続したビット・ラインの電圧に等しい基準電圧を供給する段階を含む。

αｒＪ　請求の範囲第２項に記載したデータを格納する方法におし）で、その書 き込み段階は、そのメモリ・セルがそのメモリ状態をシフトした後にその第１の 書き込み電流を停止させる段階を含む。

請求の範囲 ■、　双唖性ランダムアクセス記憶装置において、（ａ）　少くとも一対のビッ ト・ラインと、ら）該ビット・ライン対の間に接続してあって、第１のデータ値 を表す第１のメモリ状態または第２のデータ値を表す第２のメモリ状態である現 メモリ状態を各々有する少くとも１つのメモリ・セルと、 （Ｃ）　該少くとも１つのメモリ・セルを読み出し動作または書き込み動作のた めｊこ選定する手段と、 （ｄ）　前記データ値が前記現メモリ状態に一致していないときに：ま第１の大 きさの第１の書き込み電流を用いて前記現メモリ状態をシフトすることによって 、また、前記データ値が前記現メモリ状態に一致しているときには前記第１の大 きさより低し）大きさの第２の書き込み電流を用５）で前記現メモリ状態をシフ トしな−）ことｊ二よって前記少くとも１つのメモリ・セルにデータ値を書き込 む手段と を備えることを特徴とする双極性ランダムアクセス記憶装置。

２、一対のビット・ラインに接続した少くとも１つの双極性メモリ・セルを有す るランダムアクセス記１！装置にデータを格納する方法であって、（ａ）　デー タ読み出し動作あるいはデータ書き込み動作のために前記少くとも１つの双極性 メモリ・セルを選ぶ段階と、 （ｂ）　前記データ値が前記現メモリ状態に一致していな５）ときには第１の大 きさの第１の書き込み電流を用５）で現メモリ状態をシフトすること）こよって 、また、前記データｉ直が前記現メモリ状態に一致しているときには前記第１の 大きさより低５）大きさの第２の書き込み電流を用いて前記現メモリ状態をソフ トしないことによって前記少くとも１つのメモリ・セルにデータ値を書き込む段 階と を含むことを特徴とする方法。

国際調査報告

Claims (12)

【特許請求の範囲】
1. １．ａ）少なくとも一対のビット・ラインと、ｂ）これらのビット・ライン間に 接続してあって、第１のデータ値を表わす第１のメモリ状態と第２のデータ値を 表わす第２のメモリ状態とを有する少なくとも１つのメモリ・セルと、 ｃ）この少なくとも１つのメモリ・セルを読み出し動作または書き込み動作のた めに選定する手段と、ｄ）前記データ値が前記現メモリ状態に一致していないと きには第１の大きさの第１の書き込み電流を用いて前記メモリ状態をシフトする ことによって、また、前記データ値が前記メモリ状態に一致しているときには第 ２のより低い大きさの書き込み電流を用いて前記現メモリ状態をシフトしないこ とによって前記少なくとも１つのメモリ・セルにデータ値を書き込む手段と を包含することを特徴とする双極性ランダムアクセス記憶装置。
2. ２．請求項１記載の双極性ランダムアクセス記憶装置において、さらに、前記読 み出し、書き込み動作に続いて前記ビット・ラインを所定のレベルまで充電する ためのビット・ライン解除充電回路を包含することを特徴とする双極性ランダム アクセス記憶装置。
3. ３．請求項１記載の双極性ランダムアクセス記憶装置において、前記選定手段が 前記少なくとも１つのメモリ・セルの低電圧側に接続した前記ビット・ラインの １つを放電させる手段を包含することを特徴とする双極性ランダムアクセス記憶 装置。
4. ４．請求項３記載の双極性ランダムアクセス記憶装置において、前記書き込み手 段が前記少なくとも１つのメモリ・セルの低電圧側に接続したビット・ラインの 電圧より高いが、前記少なくとも１つのメモリ・セルの高電圧側に接続したビッ ト・ラインの電圧より低い基準電圧を供給する手段を包含することを特徴とする 双極性ランダムアクセス記憶装置。
5. ５．請求項１記載の双極性ランダムアクセス記憶装置において、前記書き込み手 段が前記少なくとも１つのメモリ・セルの低電圧側に接続したピット・ラインの 電圧に等しい基準電圧を供給する手段を包含することを特徴とする双極性ランダ ムアクセス記憶装置。
6. ６．請求項１記載の双極性ランダムアクセス記憶装置において、前記書き込み手 段が前記メモリ・セルが前記メモリ状態をシフトした後に前記第１の書き込み電 流を停止する手段を包含することを特徴とする双極性ランダムアクセス記憶装置 。
7. ７．一対のビット・ラインに接続した少なくとも１つの双極性メモリ・セルを有 するランダムアクセス記憶装置にデータを格納する方法であって、ａ）データ読 み出し動作あるいはデータ書き込み動作のためにこの少なくとも１つの双極性メ モリ・セルを選ぶ段階と、 ｂ）前記データ値が前記現メモリ状態に一致していないときには第１の大きさの 第１の書き込み電流を用いて前記メモリ状態をシフトすることによって、また、 前記データ値が前記メモリ状態に一致しているときには第２のより低い大きさの 書き込み電流を用いて前記現メモリ状態をシフトしないことによって前記少なく とも１つのメモリ・セルにデータ値を書き込む段階と を包含することを特徴とする方法。
8. ８．請求項７記載の方法において、さらに、前記読み出し、書き込み動作に続い てビット・ライン解除充電回路を用いてビット・ラインを所定のレベルまで充電 する段階を包含することを特徴とする方法。
9. ９．請求項７記載の方法において、前記選定段階が前記少なくとも１つのメモリ ・セルの低電圧側に接続した前記ビット・ラインの１つを放電させる段階を包含 することを特徴とする方法。
10. １０．請求項９記載の方法において、前記書き込み段階が前記少なくとも１つの メモリ・セルの低電圧側に接続したビット・ラインの電圧より高いが、前記少な くとも１つのメモリ・セルの高電圧側に接続したビット・ラインの電圧より低い 電圧レベルを有する基準電圧を供給する段階を包含することを特徴とする方法。
11. １１．請求項７記載の方法において、前記書き込み段階が前記少なくとも１つの メモリ・セルの低電圧側に接続したビット・ラインの電圧に等しい基準電圧を供 給する段階を包含することを特徴とする方法。
12. １２．請求項７記載の方法において、前記書き込み段階がメモリ・セルが前記メ モリ状態をシフトした後に前記第１の書き込み電流を停止させる段階を包含する ことを特徴とする方法。