JPS58169391A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58169391A JPS58169391A JP57050097A JP5009782A JPS58169391A JP S58169391 A JPS58169391 A JP S58169391A JP 57050097 A JP57050097 A JP 57050097A JP 5009782 A JP5009782 A JP 5009782A JP S58169391 A JPS58169391 A JP S58169391A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体記憶装置に関し、特に、ＰＮＰＮトラン
ジスタにより構成されたスタティックメモリセルを有す
るスタティック形半導体記憶装置に関する。
ジスタにより構成されたスタティックメモリセルを有す
るスタティック形半導体記憶装置に関する。
（２）技術の背景
一般に、上述のスタティック形半導体記憶装置において
は、１行のメモリセルが１つのワード線と１つのホール
ド線との間に接続され、各メモリセルの配ｔ１状態すな
わちフリップフロップ状態を保持するめに、ワード線か
らメモリセルを経てホールド線へ、ホールド（保持）電
流が流れている。このようなワード線の選択はワードド
ライバによってワード線電位を押上げることによって行
われており、この場合、ワードドライバはエミッタホロ
ワであるので、ワード線の非選択状態から選択状態への
変化時間、すなわちワード線の立上り時間は短かい。こ
れに対し、ワード線の選択状態から非選択状態への変化
時間、すなわちワード線の立下り時間はワード線の寄生
容量に蓄積された電荷量とホールド電流の大きさとに依
存する。
は、１行のメモリセルが１つのワード線と１つのホール
ド線との間に接続され、各メモリセルの配ｔ１状態すな
わちフリップフロップ状態を保持するめに、ワード線か
らメモリセルを経てホールド線へ、ホールド（保持）電
流が流れている。このようなワード線の選択はワードド
ライバによってワード線電位を押上げることによって行
われており、この場合、ワードドライバはエミッタホロ
ワであるので、ワード線の非選択状態から選択状態への
変化時間、すなわちワード線の立上り時間は短かい。こ
れに対し、ワード線の選択状態から非選択状態への変化
時間、すなわちワード線の立下り時間はワード線の寄生
容量に蓄積された電荷量とホールド電流の大きさとに依
存する。
特に、ＰＮＰトランジスタを負荷としてＮＰＮトランジ
スタを交差結合したＰＮＰＮメモリセルにおいては、ホ
ールド電流を小さくでき、従って、大容量化に役立つも
のである。しかしながら、最近の半導体記憶装置は大容
量化および低消費電力化が進み、ホールド電流の大きさ
もさらに小さくなっており、従って、ワード線の立下り
時間は長くなる傾向にある。従って、高速のスイッチン
グスピードを得るために、ワード線の立下り時間すなわ
ちリカバリ時間を短縮することが重要な課題である。
スタを交差結合したＰＮＰＮメモリセルにおいては、ホ
ールド電流を小さくでき、従って、大容量化に役立つも
のである。しかしながら、最近の半導体記憶装置は大容
量化および低消費電力化が進み、ホールド電流の大きさ
もさらに小さくなっており、従って、ワード線の立下り
時間は長くなる傾向にある。従って、高速のスイッチン
グスピードを得るために、ワード線の立下り時間すなわ
ちリカバリ時間を短縮することが重要な課題である。
（３）従来技術と問題点
選択ワード線の立下り時間を早めるために、選択ワード
線から集中的に放電電流を引込み、従って、正規のホー
ルド電流に加えて上述の放電電流を引込み、しかも、こ
の放電電流をある時間持続させ、これにより選択ワード
線の電荷を急激に引抜くことは既に公知である（参照：
特願昭５４−１１０７２０号）。他方、選択ワード線に
接続され且つ非選択のビット線に接続された半選択メモ
リセルにおいては、検出トランジスタのエミッタすなわ
ち非選択のビット線の電位を押上げて該半選択メモリセ
ルへの誤書込みを防止している。この結果、半選択メモ
リセルの検出トランジスタのエミッタはコレクタとして
作用し、従って、上述の放電電流の一部は非選択ビット
線から半選択メモリセルを介して分流する埃象か発生す
る。なお、この電流はシンク電流と呼はれる。しかも、
ワード線に接続された半選択メモリ数も多いために、結
局、上述の放電電流を採用したにもかかわらず、タンク
電流の存在から高速のスイッチングスピードは余り期待
できない。
線から集中的に放電電流を引込み、従って、正規のホー
ルド電流に加えて上述の放電電流を引込み、しかも、こ
の放電電流をある時間持続させ、これにより選択ワード
線の電荷を急激に引抜くことは既に公知である（参照：
特願昭５４−１１０７２０号）。他方、選択ワード線に
接続され且つ非選択のビット線に接続された半選択メモ
リセルにおいては、検出トランジスタのエミッタすなわ
ち非選択のビット線の電位を押上げて該半選択メモリセ
ルへの誤書込みを防止している。この結果、半選択メモ
リセルの検出トランジスタのエミッタはコレクタとして
作用し、従って、上述の放電電流の一部は非選択ビット
線から半選択メモリセルを介して分流する埃象か発生す
る。なお、この電流はシンク電流と呼はれる。しかも、
ワード線に接続された半選択メモリ数も多いために、結
局、上述の放電電流を採用したにもかかわらず、タンク
電流の存在から高速のスイッチングスピードは余り期待
できない。
上述のシンク電流の大きさはトランジスタの逆β（電流
増幅率）に依存する。すなわち、逆βが大きいと、タン
ク電流が増加してワード線電流が減少し、結局、スイッ
チングスピードが低下して使用上廃棄されることになる
。逆に、逆βが小さいと、シンク電流が減少してワード
線電流が増加し、スイッチングスピードが改善される方
向にあるが、その分ワード線負荷が過大となり選択ワー
ド線レベルが低下する。つまり、逆βは大きくても小さ
くても不都合となる。なお、ここで逆βとはトランジス
タのエミッタがコレクタとして作用した場合のβであっ
て、βにほぼ比例するものである。
増幅率）に依存する。すなわち、逆βが大きいと、タン
ク電流が増加してワード線電流が減少し、結局、スイッ
チングスピードが低下して使用上廃棄されることになる
。逆に、逆βが小さいと、シンク電流が減少してワード
線電流が増加し、スイッチングスピードが改善される方
向にあるが、その分ワード線負荷が過大となり選択ワー
ド線レベルが低下する。つまり、逆βは大きくても小さ
くても不都合となる。なお、ここで逆βとはトランジス
タのエミッタがコレクタとして作用した場合のβであっ
て、βにほぼ比例するものである。
上述のシンク電流の大小が逆βの大小に依存に着目して
、逆βに応じて上述の放電電流値を変化させることはす
でに提案されている（参照：特願昭５６−１５５１００
号）。
、逆βに応じて上述の放電電流値を変化させることはす
でに提案されている（参照：特願昭５６−１５５１００
号）。
しかしながら、上述のごとく逆βに応じて放電電流値を
変化させてワード線電位振幅が小さくなると、高速読出
は可能となるが、高速書込に必要な書込電流は非選択メ
モリセルに分流するという問題点がある。
変化させてワード線電位振幅が小さくなると、高速読出
は可能となるが、高速書込に必要な書込電流は非選択メ
モリセルに分流するという問題点がある。
（４）発明の目的
本発明の目的は、選択行における半選択メモリセルによ
るシンク電流に応じて非選択ワード線の電位を変化させ
、つまり非選択ワード線電位を選択ワード線電位に追従
させるという構想にもとづき、最小ワード線電位振幅を
確保して書込電流の非選択メモリセルへの分流を防止し
、上述の従来形における問題点を解決することにある。
るシンク電流に応じて非選択ワード線の電位を変化させ
、つまり非選択ワード線電位を選択ワード線電位に追従
させるという構想にもとづき、最小ワード線電位振幅を
確保して書込電流の非選択メモリセルへの分流を防止し
、上述の従来形における問題点を解決することにある。
（５）発明の構成
上述の目的を達成するために本発明によればマトリクス
状に配置された複数のメモリセルと、該メモリセルの各
行に接続されたワード線と、該ワード線を選択するため
のワードドライバと、前記選択され九ワード線から放電
電流を引込む定数電電流源とを具備し、該定放電電流源
の電流値をトランジスタの逆βに応じて変化させるよう
にした半導体記憶装置において、所定のバイアス電圧が
印加される前記メモリセフレと類似構造のダミーセルと
、該ダミーセルへのシンク電流の大きさに応じて前記各
ワードドライバのドライブ能力を変化させる手段と、を
設け、それにより非選択のワード線電位の変化特性を選
択のワ−ド線電位の変化特性に追従させるようにしたこ
とを特徴とする半導体記憶装置が提供される。
状に配置された複数のメモリセルと、該メモリセルの各
行に接続されたワード線と、該ワード線を選択するため
のワードドライバと、前記選択され九ワード線から放電
電流を引込む定数電電流源とを具備し、該定放電電流源
の電流値をトランジスタの逆βに応じて変化させるよう
にした半導体記憶装置において、所定のバイアス電圧が
印加される前記メモリセフレと類似構造のダミーセルと
、該ダミーセルへのシンク電流の大きさに応じて前記各
ワードドライバのドライブ能力を変化させる手段と、を
設け、それにより非選択のワード線電位の変化特性を選
択のワ−ド線電位の変化特性に追従させるようにしたこ
とを特徴とする半導体記憶装置が提供される。
（６）発明の実施例
以下、図面により本発明を従来形と比較して説明する。
第１図は従来のスタティック形半導体記憶装置のブロッ
ク回路図である。第１図において、メモリセルＭＣ０Ｏ
、ＭＣ０１、…、ＭＣｎ−１、ｎ−１はマトリクス状に
配置され、第１行目、…、第一行目のメモリセルアレイ
には各ワード線Ｗ０１、…、Ｗｎ−１と各ホールド線Ｈ
０、…、Ｈｎ−１とが接続されている。
ク回路図である。第１図において、メモリセルＭＣ０Ｏ
、ＭＣ０１、…、ＭＣｎ−１、ｎ−１はマトリクス状に
配置され、第１行目、…、第一行目のメモリセルアレイ
には各ワード線Ｗ０１、…、Ｗｎ−１と各ホールド線Ｈ
０、…、Ｈｎ−１とが接続されている。
また、第１列目、第２列目、…、第ｎ列目のメモリセル
アレイには、各ビット線対Ｂ０、Ｂ０；Ｂ１、Ｂ１；…
；Ｂｎ−１、Ｂｎ−１が接続されている。各メモリセル
には、メモリセルの記憶状態（フリップフロップ状態）
を保持するために、各ホールド線Ｈ０、…、Ｈｎ−１に
ホールド電流源ＩＨ１、…、Ｉｎ、ｎ−１が接続されて
いる。
アレイには、各ビット線対Ｂ０、Ｂ０；Ｂ１、Ｂ１；…
；Ｂｎ−１、Ｂｎ−１が接続されている。各メモリセル
には、メモリセルの記憶状態（フリップフロップ状態）
を保持するために、各ホールド線Ｈ０、…、Ｈｎ−１に
ホールド電流源ＩＨ１、…、Ｉｎ、ｎ−１が接続されて
いる。
各ワード線Ｗ０、…、Ｗｎ−１の選択はワードデコーダ
ＷＤ０、…、ＷＤｎにより選択されるワードドライバＤ
０、…、Ｄｎ−１によってワード線Ｗ０、…、Ｗｎ−１
の電位を押上げることによって行われるが、ワードドラ
イバＤ０、…、Ｄｎ−１あエミッタホロワであるので、
ワード線電位の立上りは早い、他方、ワード線電位の立
下り時間、すなわちワード線の選択状態から非選択状態
への変化時間を早めるために、素子Ｔ１０、…、Ｔ１、
ｎ−１；Ｒ１０、…Ｒ１、ｎ−１；Ｃ０、…、Ｃｎ−１
；Ｔ２０、…Ｔ２、Ｔｎ−１；Ｒ２０、…、Ｒ２、ｎ−
１がワード線終端に接続されている。
ＷＤ０、…、ＷＤｎにより選択されるワードドライバＤ
０、…、Ｄｎ−１によってワード線Ｗ０、…、Ｗｎ−１
の電位を押上げることによって行われるが、ワードドラ
イバＤ０、…、Ｄｎ−１あエミッタホロワであるので、
ワード線電位の立上りは早い、他方、ワード線電位の立
下り時間、すなわちワード線の選択状態から非選択状態
への変化時間を早めるために、素子Ｔ１０、…、Ｔ１、
ｎ−１；Ｒ１０、…Ｒ１、ｎ−１；Ｃ０、…、Ｃｎ−１
；Ｔ２０、…Ｔ２、Ｔｎ−１；Ｒ２０、…、Ｒ２、ｎ−
１がワード線終端に接続されている。
詳細には、Ｔ１０、…、Ｔ１、ｎ−１はワード線Ｗ０、
…、Ｗｎ−１の電位によってスイッチングされるエミッ
タホロワのトランジスタであり、抵抗Ｒ１０、…、Ｒ１
、ｎ−１とキャパシタＣ１０、…、Ｃ１、ｎ−１とはト
ランジスタＴ１０、…、Ｔ１、ｎ−１の出方を遅延させ
るための時定数回路を形成する。トランジスタＴ１０、
…、Ｔ２、ｎ−１は各時定数回路によってスイッチング
されるが、共通のホールド電流源ΔＩＨに接続されてい
る。すなわち、トランジスタＴ１０、…、Ｔ２、ｎ−１
はホールド電流源ΔＩＨに対してカレントスイッチを構
成しており、従って、いずれか１つのトランジスタＴ２
０、…、Ｔ２、ｎ−１がオンとなる。言い換えると、選
択ワード行には、正規のホールド電流ＩＨ０、…、ＩＨ
、ｎ−１に加えて放電電流ΔＩＨが集中的流れることに
なり、選択ワード線の電位の立下りは早くなる。
…、Ｗｎ−１の電位によってスイッチングされるエミッ
タホロワのトランジスタであり、抵抗Ｒ１０、…、Ｒ１
、ｎ−１とキャパシタＣ１０、…、Ｃ１、ｎ−１とはト
ランジスタＴ１０、…、Ｔ１、ｎ−１の出方を遅延させ
るための時定数回路を形成する。トランジスタＴ１０、
…、Ｔ２、ｎ−１は各時定数回路によってスイッチング
されるが、共通のホールド電流源ΔＩＨに接続されてい
る。すなわち、トランジスタＴ１０、…、Ｔ２、ｎ−１
はホールド電流源ΔＩＨに対してカレントスイッチを構
成しており、従って、いずれか１つのトランジスタＴ２
０、…、Ｔ２、ｎ−１がオンとなる。言い換えると、選
択ワード行には、正規のホールド電流ＩＨ０、…、ＩＨ
、ｎ−１に加えて放電電流ΔＩＨが集中的流れることに
なり、選択ワード線の電位の立下りは早くなる。
このような構成においては、たとえば、ワード線Ｗ０が
選択状態から非選択状態に変化するときには、ワード線
Ｗ０の電位はトランジスタＴ１０、および遅延回路を構
成する抵抗Ｒ１０キャパシタＣ０を介してトランジスタ
Ｔ２０に伝達されるので、放電電流ΔＩＨはホールド電
流ＩＨ０に所定時間持続して加わることになり、従って
、ワード線Ｗ０の電位の立下りがさらに早くなる。
選択状態から非選択状態に変化するときには、ワード線
Ｗ０の電位はトランジスタＴ１０、および遅延回路を構
成する抵抗Ｒ１０キャパシタＣ０を介してトランジスタ
Ｔ２０に伝達されるので、放電電流ΔＩＨはホールド電
流ＩＨ０に所定時間持続して加わることになり、従って
、ワード線Ｗ０の電位の立下りがさらに早くなる。
なお、第１図において、バイアス電流源Ｉ■■は抵抗Ｒ
１０、…、Ｒ１、ｎ−１とＲ２０、…、Ｒ２、ｎ−１と
共にトランジスタＴ２０，…，Ｔ２，ｎ−１のベ一ス電
位を決定するものである。
１０、…、Ｒ１、ｎ−１とＲ２０、…、Ｒ２、ｎ−１と
共にトランジスタＴ２０，…，Ｔ２，ｎ−１のベ一ス電
位を決定するものである。
他方、ビット線クランプ回路ＢＣＬ０、ＢＣＬ１、…、
ＢＣＬｎ−１は、その内部のトランジスタ対がオンとな
ると、非選択ビット線の電位を高電位に押上け、これに
より選択メモリセルへの書込み動作に伴う非選択メモリ
セル、特に、半選択メモリセルの誤書込みを防止してい
る。なお、Ｙ０、Ｙ１、…、Ｙｎ−１は列選択信号、Ｄ
、Ｄは書込データである。
ＢＣＬｎ−１は、その内部のトランジスタ対がオンとな
ると、非選択ビット線の電位を高電位に押上け、これに
より選択メモリセルへの書込み動作に伴う非選択メモリ
セル、特に、半選択メモリセルの誤書込みを防止してい
る。なお、Ｙ０、Ｙ１、…、Ｙｎ−１は列選択信号、Ｄ
、Ｄは書込データである。
次に、半選択メモリセルにおけるシンク電流について第
２図を参照して説明する。第２図において、メモリセル
Ｃ００は他のメモリセルと同一であるが、負荷としての
ＰＮＰトランジスタＴ１、Ｔ２、およびフリップフロッ
プを構成する検出ＮＰＮトランジスタＴ３、Ｔ４より構
成されている。
２図を参照して説明する。第２図において、メモリセル
Ｃ００は他のメモリセルと同一であるが、負荷としての
ＰＮＰトランジスタＴ１、Ｔ２、およびフリップフロッ
プを構成する検出ＮＰＮトランジスタＴ３、Ｔ４より構
成されている。
このトランジスタＴ３、Ｔ４はマルチエミッタトランジ
スタにより組込まれており、たとえばトランジスタＴ３
のマルチエミッタのうち、ビット線Ｂ０に接続されてい
るエミッタをＥ３とし、ホールド線Ｈ０に接続されてい
るエミッタをＥＨとする。なお、円により囲まれたトラ
ンジスタはオン状態にあることを示す。このようなメモ
リセルＣ００においては、エミッタＥｓの電位がエミッ
タＥＨの電位より高くなると、エミッタＥｓがコレクタ
として作用し、従って、点線に示すごとく、 、電位ｉ
がビット線Ｂ０からエミッタＥＨを介してホールド線区
Ｈ０に流込むことになる。このようなエミッタＥｓの電
位がエヤツタＥＨの電位より高くなる現象は非選択ビッ
ト線電位が第１図に示し九ビット曽タランブ回路１ＣＬ
…、ＢＣＬＩ、…。
スタにより組込まれており、たとえばトランジスタＴ３
のマルチエミッタのうち、ビット線Ｂ０に接続されてい
るエミッタをＥ３とし、ホールド線Ｈ０に接続されてい
るエミッタをＥＨとする。なお、円により囲まれたトラ
ンジスタはオン状態にあることを示す。このようなメモ
リセルＣ００においては、エミッタＥｓの電位がエミッ
タＥＨの電位より高くなると、エミッタＥｓがコレクタ
として作用し、従って、点線に示すごとく、 、電位ｉ
がビット線Ｂ０からエミッタＥＨを介してホールド線区
Ｈ０に流込むことになる。このようなエミッタＥｓの電
位がエヤツタＥＨの電位より高くなる現象は非選択ビッ
ト線電位が第１図に示し九ビット曽タランブ回路１ＣＬ
…、ＢＣＬＩ、…。
ＢＣＬ、ＩＫよりて押上げられ九ときに発生する。
すなわち、ワードＷ０およびビット線Ｂ０，Ｂ０が選択
されたとき、選択ワード線Ｗ０に接続されたメモリセル
すなわち半選択メモリセルＣ０１，…，Ｃ０，ｎ−１に
おいて、上述の現象が発生する。このような電流値はシ
ンク電流と呼ばれ、選択ワード線について選択された１
つのメモリセル以外はすべて半選択メモリセルであり、
第１図の放電電流ΔＩＨを加えたホールド電流ＩＨ０＋
ΔＩＨは非選択ビット線へシンク電流として分流するヒ
とになり、高速のスイッチングスピードが期待できない
。
されたとき、選択ワード線Ｗ０に接続されたメモリセル
すなわち半選択メモリセルＣ０１，…，Ｃ０，ｎ−１に
おいて、上述の現象が発生する。このような電流値はシ
ンク電流と呼ばれ、選択ワード線について選択された１
つのメモリセル以外はすべて半選択メモリセルであり、
第１図の放電電流ΔＩＨを加えたホールド電流ＩＨ０＋
ΔＩＨは非選択ビット線へシンク電流として分流するヒ
とになり、高速のスイッチングスピードが期待できない
。
ところで、上述のシンク電流の大きさはトランジスタの
逆βに依存することに着目し、逆βに応じて放電電流Δ
１Ｈを変化させることが提案されている（参照：特願５
６−１５５１００号）。たとえば、逆βが大きく、従っ
てシンク電流が大きいときに放電電流ΔＩＨを大きくし
、他方、逆βが小さく、従りて、シンク電流が小さいと
きに放電電流ΔＩＨを小さくする。
逆βに依存することに着目し、逆βに応じて放電電流Δ
１Ｈを変化させることが提案されている（参照：特願５
６−１５５１００号）。たとえば、逆βが大きく、従っ
てシンク電流が大きいときに放電電流ΔＩＨを大きくし
、他方、逆βが小さく、従りて、シンク電流が小さいと
きに放電電流ΔＩＨを小さくする。
しかしながら、上述のごとく、放電電流ΔＩＨを変化さ
せてワード線電位振幅、すなわち選択ワード線電位と非
選択ワード線電位との差が小さくなると、高速読出は可
能であるが、高速書込に必要な書込電流は非選択メモリ
セルに分流する。
せてワード線電位振幅、すなわち選択ワード線電位と非
選択ワード線電位との差が小さくなると、高速読出は可
能であるが、高速書込に必要な書込電流は非選択メモリ
セルに分流する。
本発明においては、選択ワード線電位が放電電流ΔＩＨ
の変化により変化したときには、非選択ワード線電位も
変化させる。たとえば、選択ワード線電位が低下したと
きには、非選択ワード線電位も低下させ、これにより、
ワード線電位振幅の最小値が確保され、書込電流の非選
択メモリセルへの分流を防止している。
の変化により変化したときには、非選択ワード線電位も
変化させる。たとえば、選択ワード線電位が低下したと
きには、非選択ワード線電位も低下させ、これにより、
ワード線電位振幅の最小値が確保され、書込電流の非選
択メモリセルへの分流を防止している。
第３図紘本発明の一実施例としての半導体記憶装置を示
す回路図である。ただし、必要な部分のみを抽出して図
示してある。第３図において、ワードデコーダたとえば
ＷＤ０はアドレス信号Ａ０，Ａ１，…，Ａｌ−１（２ｌ
＝ｎ）がゲートに供給されるトランジスタＴ３０，Ｔ３
１，…，Ｔ３，ｌ−１基準電圧ＶＲがゲートに印加され
るトランジスタＴＲ，祇抗Ｒ３１，３２，およびトラン
ジスタＴＣより構成される。こゝで、トランジスタＴＣ
および抵抗Ｒ３２は定電流源ＩＣとして作用し、従つて
、各トランジスタＴ３０，Ｔ３１，…，Ｔ３，ｌ−１，
ＴＲは定電流源ＩＣに対してカレントスイッチを構成し
ている。
す回路図である。ただし、必要な部分のみを抽出して図
示してある。第３図において、ワードデコーダたとえば
ＷＤ０はアドレス信号Ａ０，Ａ１，…，Ａｌ−１（２ｌ
＝ｎ）がゲートに供給されるトランジスタＴ３０，Ｔ３
１，…，Ｔ３，ｌ−１基準電圧ＶＲがゲートに印加され
るトランジスタＴＲ，祇抗Ｒ３１，３２，およびトラン
ジスタＴＣより構成される。こゝで、トランジスタＴＣ
および抵抗Ｒ３２は定電流源ＩＣとして作用し、従つて
、各トランジスタＴ３０，Ｔ３１，…，Ｔ３，ｌ−１，
ＴＲは定電流源ＩＣに対してカレントスイッチを構成し
ている。
たとえば、ワード線Ｗ０の選択状態はアドレス信号Ａ０
，Ａ１，…，Ａｌ−１の電位がすべてＶＲより小さいと
きに相当する。この場合、トランジスタＴ３０，Ｔ３１
，…，Ｔ３，ｌ−１はオフ状態であり、トランジスタＴ
Ｒがオン状態であり、従って、電流ＩＣはトランジスタ
ＴＲを介して流れる。この結果、ワードドライバＤ０の
ペース電位Ｖｘ０はハイとなり、ワード線Ｗ０が選択さ
れることになる。他方、ワード線Ｗ０の非選択状態はア
ドレス信号Ａ０，Ａ１，…，Ａｌ−１の少なくとも１つ
がＶＲ以上であるときに相当する。この場合、トランジ
スタＴ３０，Ｔ３１，…，Ｔ３，ｌ−１ のいずれかが
オン状態となり、該オン状態のトランジスタを介して電
流ＩＣは流れる。従って、ワードドライバＤ０のベース
電位ＶｘＯは抵抗Ｒ３１による電圧降下によりローとな
り、ワード線Ｗ０は選択されないことになる。
，Ａ１，…，Ａｌ−１の電位がすべてＶＲより小さいと
きに相当する。この場合、トランジスタＴ３０，Ｔ３１
，…，Ｔ３，ｌ−１はオフ状態であり、トランジスタＴ
Ｒがオン状態であり、従って、電流ＩＣはトランジスタ
ＴＲを介して流れる。この結果、ワードドライバＤ０の
ペース電位Ｖｘ０はハイとなり、ワード線Ｗ０が選択さ
れることになる。他方、ワード線Ｗ０の非選択状態はア
ドレス信号Ａ０，Ａ１，…，Ａｌ−１の少なくとも１つ
がＶＲ以上であるときに相当する。この場合、トランジ
スタＴ３０，Ｔ３１，…，Ｔ３，ｌ−１ のいずれかが
オン状態となり、該オン状態のトランジスタを介して電
流ＩＣは流れる。従って、ワードドライバＤ０のベース
電位ＶｘＯは抵抗Ｒ３１による電圧降下によりローとな
り、ワード線Ｗ０は選択されないことになる。
第３図において、各ワードデコーダ（ＷＤ１，…，ＷＤ
ｎ−１は図示省略）の定電流源ＩＣが一定であれば、選
択ワード線たとえばＷ０の電位が第１図の放電電流ΔＩ
Ｈの増加により低下しても、非選択ワード線Ｗ１，…，
Ｗｎ−１の電位は低下しない。従って、選択ワード線電
位と非選択ワード線電位との差すなわちワード線電位振
幅は小さくなる。
ｎ−１は図示省略）の定電流源ＩＣが一定であれば、選
択ワード線たとえばＷ０の電位が第１図の放電電流ΔＩ
Ｈの増加により低下しても、非選択ワード線Ｗ１，…，
Ｗｎ−１の電位は低下しない。従って、選択ワード線電
位と非選択ワード線電位との差すなわちワード線電位振
幅は小さくなる。
本発明においては、放電電流ΔＩＨの増加により選択ワ
ード線電位が低下した場合、各ワードデコーダの定電流
源ＩＣの電流値を大きくさせて非選択ワード線電位も低
下させ、従って、ワード線電位振幅の最小が確保される
。このような定電流源ＩＣの制御は回路Ｃ１，Ｃ２，Ｃ
３により行われる。
ード線電位が低下した場合、各ワードデコーダの定電流
源ＩＣの電流値を大きくさせて非選択ワード線電位も低
下させ、従って、ワード線電位振幅の最小が確保される
。このような定電流源ＩＣの制御は回路Ｃ１，Ｃ２，Ｃ
３により行われる。
回路ＣＩはバイアス回路であって、所定のバイアス電圧
ＶＲを発生する。なお、バイアス電圧ＶＲは、 ＶＲ＝Ｒ３４＋Ｒ３６／Ｒ３６ＶＲＥ１で表わされる。
ＶＲを発生する。なお、バイアス電圧ＶＲは、 ＶＲ＝Ｒ３４＋Ｒ３６／Ｒ３６ＶＲＥ１で表わされる。
ただし、Ｒ３４，Ｒ３５は抵抗Ｒ３４，Ｒ３５の抵抗値
、ＶＢＲ１はトランジスタＴ４１のベース、エミッタ間
電圧である。トランジスタＴ４３，４４，抵抗Ｒ３６に
より、構成されるダミーセル回路においては、トランジ
スタＴ４３，Ｔ４４は常にオン状態である。従って、ダ
ミーセル回路Ｃ３は第２図の回路の左牛分に相当し、ま
た、バイアス電圧ＶＲはほぼ選択ワード線電位に相当す
る。
、ＶＢＲ１はトランジスタＴ４１のベース、エミッタ間
電圧である。トランジスタＴ４３，４４，抵抗Ｒ３６に
より、構成されるダミーセル回路においては、トランジ
スタＴ４３，Ｔ４４は常にオン状態である。従って、ダ
ミーセル回路Ｃ３は第２図の回路の左牛分に相当し、ま
た、バイアス電圧ＶＲはほぼ選択ワード線電位に相当す
る。
回路Ｃ３は、抵抗Ｒ３７，Ｒ３８，Ｒ３９、トランジス
タＴ４３，ダイオードＤ１より構成され、ダミーセル回
路Ｃ２のシンク電流ｉに応じて電圧ＶＲｘを変化させる
ものである。たとえば、シンク電流ｉが減少し選択ワー
ド線に多くの放電電流が流れ、ワード線振幅が減少しよ
うとすると、ノードＮ１の電位は上昇し、従って、トラ
ンジスタＴ４５はよりオン方向に制御される。この結果
、電位ＶＲｘは上昇し、すべてワードデコーダＷＤ０，
…の定電流値ＩＣは増加する。この結果、非選択のドラ
イバのペース電位は低下する。なお、このような定電流
源ＩＣの電流値の変化は選択のドライパのペース電位に
ほとんど影響しない。なぜなら、この場合電流ＩＣはト
ランジスタＴＲを介して流れるからである。
タＴ４３，ダイオードＤ１より構成され、ダミーセル回
路Ｃ２のシンク電流ｉに応じて電圧ＶＲｘを変化させる
ものである。たとえば、シンク電流ｉが減少し選択ワー
ド線に多くの放電電流が流れ、ワード線振幅が減少しよ
うとすると、ノードＮ１の電位は上昇し、従って、トラ
ンジスタＴ４５はよりオン方向に制御される。この結果
、電位ＶＲｘは上昇し、すべてワードデコーダＷＤ０，
…の定電流値ＩＣは増加する。この結果、非選択のドラ
イバのペース電位は低下する。なお、このような定電流
源ＩＣの電流値の変化は選択のドライパのペース電位に
ほとんど影響しない。なぜなら、この場合電流ＩＣはト
ランジスタＴＲを介して流れるからである。
第４図は第３図のダミーセル回路Ｃ２の変更例を示す回
路図である。すなわち、第３図の抵抗Ｒ３４の代りに、
抵抗Ｒ４０、ダイオードＤ２およびトランジスタＴ４６
を用いている。
路図である。すなわち、第３図の抵抗Ｒ３４の代りに、
抵抗Ｒ４０、ダイオードＤ２およびトランジスタＴ４６
を用いている。
（７）発明の詳細
以上説明したように本発明によれば、選択ワード線の放
電電流をシンク電流（逆β）に応じて変化させて選択ワ
ード線電位が変化したときには、非選択ワード線電位を
同一方向に変化させているので、ワード線電位振幅の最
小を確保でき、従って、書込電流の非選択メモリセルへ
の分流を防止できる。
電電流をシンク電流（逆β）に応じて変化させて選択ワ
ード線電位が変化したときには、非選択ワード線電位を
同一方向に変化させているので、ワード線電位振幅の最
小を確保でき、従って、書込電流の非選択メモリセルへ
の分流を防止できる。
第１図は従来のスタティック形半導体記憶装置のブロッ
ク回路図、第２図は第１図のメモリセルの回路図、第３
図は本発明の一実施例としての半導体記憶装置を示す回
路図、第４図は第３図のダミーセル回路の変更例を示す
回路図である。 Ｃ００，…，Ｃｎ−１，ｎ−１：メモリセルＷ０，…，
Ｗｎ−１：ワード線 Ｂ０，Ｂ０，…，Ｂｎ−１，Ｂｎ−１：ビット線Ｄ０，
…，Ｄｎ−１：ワードドライバ ＷＤ０，…，ＷＤｎ−１：ワードデコーダΔＩＨ：定数
電電流源 Ｉｃ：ワードデコーダの定電流源 Ｃ１：バイアス回路 Ｃ２，Ｃ２′：ダミーセル回路 Ｃ３：ダミーセル回路のタンク電流 に応じて定電流源Ｉｃを制御する回路。 特許出願人 富士通株式金社 轡許出願代理人 弁理士青水 網 弁理士 画 館 和 之 弁理士内田幸男 弁理士山口昭之 手続補正書 昭和５８年２月１日 特許庁長官 若杉和夫 殿 １，事件の表示 昭和５７年 特許願 第０５００９７号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 Ｚ；７（外゛ 名） 翫補正の対象 （１） 明＃１Ｂ４Ｈの「特許請求の範囲」の欄（２
） 明細書の「発明の詳細な説明」の掴６、補正の内
容 （１） 別紙の通り。 ｔ２） 明細書第６頁第９行および第１０行目Ｆシ、
該定数電電流源の電流値をトランジスタの逆βに応じて
変化させるように」を削除する。 ７、添付書類の目録 補正特許請求の範囲 １通 ２、特許請求の範囲 １．マトリクス状に配置された複数のメモリセルと、該
メモリセルの各行に接続されたワード線と、該ワード線
を選択するためのワードドライバと、前記選択されたワ
ード線から放電電流を引込む定数電電流源とを具備した
半導体記憶装置において、所定のバイアス電圧が印加さ
れる前記メモリセルと類似構造のダミーセルと、該ダミ
ーセルへのシンク電流の大きさに応じて前記各ワードド
ライバのドライブ能力を変化させる手段とを設け、それ
により非選択のワード線電位の変化特性を選択のワード
線電位の変化特性に追従させるようにしたことを特徴と
する半導体記憶装置。
ク回路図、第２図は第１図のメモリセルの回路図、第３
図は本発明の一実施例としての半導体記憶装置を示す回
路図、第４図は第３図のダミーセル回路の変更例を示す
回路図である。 Ｃ００，…，Ｃｎ−１，ｎ−１：メモリセルＷ０，…，
Ｗｎ−１：ワード線 Ｂ０，Ｂ０，…，Ｂｎ−１，Ｂｎ−１：ビット線Ｄ０，
…，Ｄｎ−１：ワードドライバ ＷＤ０，…，ＷＤｎ−１：ワードデコーダΔＩＨ：定数
電電流源 Ｉｃ：ワードデコーダの定電流源 Ｃ１：バイアス回路 Ｃ２，Ｃ２′：ダミーセル回路 Ｃ３：ダミーセル回路のタンク電流 に応じて定電流源Ｉｃを制御する回路。 特許出願人 富士通株式金社 轡許出願代理人 弁理士青水 網 弁理士 画 館 和 之 弁理士内田幸男 弁理士山口昭之 手続補正書 昭和５８年２月１日 特許庁長官 若杉和夫 殿 １，事件の表示 昭和５７年 特許願 第０５００９７号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 Ｚ；７（外゛ 名） 翫補正の対象 （１） 明＃１Ｂ４Ｈの「特許請求の範囲」の欄（２
） 明細書の「発明の詳細な説明」の掴６、補正の内
容 （１） 別紙の通り。 ｔ２） 明細書第６頁第９行および第１０行目Ｆシ、
該定数電電流源の電流値をトランジスタの逆βに応じて
変化させるように」を削除する。 ７、添付書類の目録 補正特許請求の範囲 １通 ２、特許請求の範囲 １．マトリクス状に配置された複数のメモリセルと、該
メモリセルの各行に接続されたワード線と、該ワード線
を選択するためのワードドライバと、前記選択されたワ
ード線から放電電流を引込む定数電電流源とを具備した
半導体記憶装置において、所定のバイアス電圧が印加さ
れる前記メモリセルと類似構造のダミーセルと、該ダミ
ーセルへのシンク電流の大きさに応じて前記各ワードド
ライバのドライブ能力を変化させる手段とを設け、それ
により非選択のワード線電位の変化特性を選択のワード
線電位の変化特性に追従させるようにしたことを特徴と
する半導体記憶装置。
Claims (1)
- １、マトリクス状に配置された複数のメモリセルと、該
メモリセルの各行に接続されたワード線と、該ワード線
を選択するためのワードドライバと、前記選択され九ワ
ード線から放電電流を引込む定放電電流源とを具備し、
該定放電電流源の電流値をトランジスタの逆βに応じて
変化させるようにした半導体記憶装置において、所定の
バイアス電圧が印加される前記メモリセルと類似構造の
ダミーセルと、該ダミーセルへのシンク電流の大きさに
応じて前記各ワードドライバのドライブ能力を変化させ
る手段とを設け、それにより非選択のワード線電位の変
化特性を選択のワード線電位の変化特性に追従させるよ
うにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050097A JPS58169391A (ja) | 1982-03-30 | 1982-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050097A JPS58169391A (ja) | 1982-03-30 | 1982-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169391A true JPS58169391A (ja) | 1983-10-05 |
| JPS6228515B2 JPS6228515B2 (ja) | 1987-06-20 |
Family
ID=12849557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050097A Granted JPS58169391A (ja) | 1982-03-30 | 1982-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169391A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528543A (ja) * | 1991-07-22 | 1993-02-05 | Sharp Corp | 光デイスク基板の製造方法 |
-
1982
- 1982-03-30 JP JP57050097A patent/JPS58169391A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6228515B2 (ja) | 1987-06-20 |
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