JPH02503255A - 収束イオンビーム技術により形成されたアナログ・デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 収束イオンビーム技術により形成されたアナログ・デジタル変換器 １、技術分野 本発明はアナログ・デジタル変換器に関するものであり、特に収束イオンビーム 注入技術を使用するこのような変換器の製造のための技術に関するものである。

２、検討 アナログ・デジタル（Ａ／Ｄ）変換器はアナログ信号をバイナリまたはデジタル 信号へ変換するために広く使用されている。多くのＡ／Ｄ変換器は超高速デジタ ル信号プロセッサと高速アナログ信号をインターフェースするために使用される 。デジタル回路の積分（１ｎｔｅｇｒａｔｉｏｎ　）の速度及びレベルが増加す るとき、同じ半導体基板上にＡ／Ｄ変換器とデジタル処理回路を製造することが 重要となる。ＧａＡｓ　　ＦＥＴあるいはシリコン・コンブリメンタ嘗ノ・メタ ル争オキサイド・セミコンダクタ（ＣＭＯＳ）技術は特にアナログおよびデジタ ル用の両方に適切であるのでこのアプローチにとって有効である。しかしながら 、これを達成するため、基板上のわずかな領域しか必要とせず、電力消費を最少 にし、さらに高速で変換処理を実行するという方法でＡ／Ｄ変換器を実現するこ とが必要である。

高速Ａ／Ｄ変換器はしばしばいわゆる“フラッシュ“型回路を用いて実現される 。例えば、従来技術の２ビツトフラツシユＡ／Ｄ変換器が第１図に示されている 。この変換器は一般に抵抗ストリング（Ｒ１−Ｒ４）　、４個の比較器及びラッ チ、そしてデコーダを含む。動作において、アナログ入力電圧（Ｖｉｎ）は全比 較器へ同時弓供給され、基準電圧（Ｖ　ｒｅｆ）の対応する比率のものと比較さ れる。アナログ入力電圧がその入力で基準電圧の部分値より大きいなら、比較器 出力は高くなり、逆ならば低くなる。ラッチは一般的にフリップフロップによっ て構成され、比較器の出力状態を増幅し蓄積する。

ラッチされた比較器出力信号は次にデジタル出力Ａ１およびＡＯを発生するよう にデコードされ、Ａ１およびＡＯはバイナリコード化された十進数（ＢＣＤ）フ ォーマットへ処理される。

第１図の実施例において使用されるＣＭＯＳ比較器回路が第２図に示されている 。クロック電圧（φ）が高い１／２クロツクサイクル中、基準電圧（Ｖｌ）の分 圧部分はキャパシタＣへ供給され、同時にインバータが自動的にゼロにされ、そ のオフセット電圧を消去する。第２の１／２クロツクサイクル中、φが低いから 、アナログ入力電圧（Ｖｉｎ）はキャパシタＣへ供給され、結果的に生じる差（ Ｖｌ−Ｖｌｎ）はインバータによって増幅されてラッチの入力へ供給される。最 小クロック期間は状態の変化を達成するため比較器を必要とする時間の長さによ って、あるいは自動的にゼロにするのに必要とされる時間によって大きく決定さ れる。この期間は変換器の最大サンプリング速度を決定する。

第１図及び第２図に示されたＡ／Ｄ変換器の欠点は、回路速度がクロック期間当 りに一度コンビュータを自動的にゼロにする必要のため著しく低下することであ る。加えて、キャパシタＣの寄生的なキャパシタンスはさらに達成可能な速度を 低下させる。また、抵抗ラダーは過大な領域と電力消費を必要とする。

ＣＭＯ５Ａ／Ｄ変換器のもう一つの例が、文献（８１１ｂｕｒｔ等著、“Ａ／Ｄ 及びＤ／Ａ変換用最新多重しきい値ＭＯＳＦＥＴ構造”　、ＩＥＥＥ　Ｊｏｕｒ ｎａｌ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅＣｉｒｃｕ１ｔｓ、Ｖｏｆ、５ｃ−１９ 、Ｎｏ、５．１９８４年１０月）に開示されている。開示された構成においては 、インバータのストリングがＡ／Ｄ変換を実行するために使用されている。各イ ンバータは独特のしきい値電圧を有する。しかしながら、しきい値電圧は各トラ ンジスタの基板のバイアス電圧を変えることによって調節される。これは実行に は幾分扱いにくい技術であり、その他にも欠点を有する。例えば、最適基板バイ アス電圧は温度に依存し、各トランジスタはそれ自身温度が補償されたバイアス 供給電源を必要とする。この技術はＣＭＯ５／ＳＯＳあるいは一般的なＣＭＯ５ 方法より本質的に速いＧａＡｓテクノロジには適切でないものである。

発明の概要 本発明に従うと、アナログ・デジタル変換器は異なるしきい値レベルを有するＦ ＥＴトランジスタによって定められる異なる移行レベルを各々有する複数の比較 器の使用によって構成される。しきい値レベルは、比較器において使用される電 界効果トランジスタのチャネル領域に不純物を注入するための収束イオンビーム （Ｆ　Ｉ　Ｂ）注入技術の使用によって設定される。トランジスタチャネル領域 における不純物濃度のレベルを適切に変化させることによって、各比較器は供給 されたアナログ入力信号の異なる振幅において状態をスイッチする。

本発明の利点ば、Ａ／Ｄ変換器が速度を犠牲にすること無く、他のデジタル回路 と同じ半導体基板の小さい部分上に注入され得ることがある。

第１図は従来技術のＡ／Ｄ変換器のブロック図である。

第２図は第１図の従来技術の変換器において使用される比較器回路の回路図であ る。

第３図は本発明の１実施例の教示にしたがって製造されたＣＭＯ８Ａ／Ｄ変換器 の概略図である。

第４図は第３図のインバータに対して得られるＤＣ伝送曲線を示すグラフである 。

第５図はある状況下で得られる第３図のインバータの出力特性を示すグラフであ る。

第６図は本発明の技術にしたがって製造されたＡ／Ｄ変換器の第２の実施例の概 略図である。

第７八図ないし第７Ｍ２図は、Ａ／Ｄ変換器用ＣＭＯＳアナログ装置及び同じ基 板上のＣＭＯＳデジタル装置の両方を含む集積回路の製造のための本発明の１実 施例にしたがった連続処理過程の簡単な断面図及び／または頂部から見た図であ る。

好ましい実施例の説明 第３図は本発明の１実施例に従って製造された２ビツトＡ／Ｄ変換器１０を示す 。第１図及び第２図に示された設計と第３図との比較は、発明の実施が抵抗スト リング及びスイッチあるいはバスゲートＴＧ１及びＴＧ２の必要性をなくすこと を示す。他方の構成のオートゼロスイッチＴＧ３もまた除去される。本発明にし たがって、変換器１０は複数の異なる比較器１２．１４．１８及び１８を含む。

各比較器はライン２０上で変換されるアナログ入力電圧（Ｖ　ｉｎ）を受けるよ うに結合される。

各比較器は、ライン２０上のアナログ入力信号の振幅がその移行レベルを越える とき状態をスイッチするように設計されている。単調に増加する移行レベルは各 比較器中の少なくとも１つの電界効果トランジスタ（ＦＥＴ）のゲート領域のし きい値を適切に修正することによって変換器１０の各比較器に与えられる。しき い値レベルは異なる不純物濃度をＦＥＴ）ランジスタゲート領域内へ注入するた めイオンビーム注入技術を使用することによって設定される。

第３図の実施例において、各比較器は２つのトランジスタ２２及び２４を使用す る少なくとも１つのコンプリメンタリ・メタルＯオキサイド・セミコンダクタ（ ＣＭＯ８）を使用する。

従来技術において知られているように、各トランジスタはそれ自身のドレイン、 ソース、及びゲート領域を含む。ゲート領域は下にある半導体基板中のチャネル の上にある。トランジスタ２２はＰチャネル構造であり、トランジスタ２４はＮ チャネル構造である。従来技術において既知であるように、ＣＭＯＳインバータ のしきい値レベルはチャネル自身の寸法ならびにＰチャネル及びＮチャネルトラ ンジスタのしきい値レベルによって本質的に定められる。従って、比較器１４． １６及び１８の各トランジスタ２２は、比較器の各々におけるトランジスタ２４ のしきい値を修正するのみで同じ設計にできる。しかしながら、以下さらに詳細 に論議されるように、両トランジスタのためのしきい値レベル分は、各比較器１ ２．１４．１６及び１８が高いＡ／Ｄ分解能を与えるため比較的小さい増分を有 して単調に増加する異なるしきい値を有するように収束イオンビーム注入技術を 使用して修正されることが好ましい。本発明のため、“しきい値レベル°という 用語はソースとドレインとの間に電流を流すようにＦＥＴ）ランジスタのゲート とソースとの間に供給されなければならない電圧レベルを意味する。同様に、本 発明のため、用語“移行電圧°は一方の安定した出力状態からもう一方ヘスイッ チするため比較器に必要とされる入力電圧を意味する。

第３図の実施例において、アナログ入力電圧は同時に各比較器１２．１４．１６ 及び１８のＣＭＯ５対のゲートへ供給される。

特定のインバータのしきい値レベルがアナログ入力電圧によって越えられるなら 、Ｎチャネルトランジスタ２４は出力ライン２ＢをＶｓｓにする。この状態は各 比較器と関連してラッチ２８において増幅され蓄積される。ラッチ２８の内容は それからりロック発生器３０を経て適切なデコーダ３２内へ適切にクロックされ る。デコーダ３２はラインＡ１、ＡＯ上のバイナリ出力内へ設定された多数のラ ッチをデコードする。第３図が本発明が非常に広く適用された２ピツ）Ａ／Ｄ変 換器と結合して示され、その分解能が並列の付加的比較器及びラッチ回路によか ら得られるが、反応時間がアナログ入力電圧が第５図における段階２について示 されるように比較器の移行レベルに接近するような状況においては制限されると いうことが予期される。

第６図は異なる入力信号を受信できる別の比較器回路を示す。この形態はＣＭＯ ５差動増幅器を使用する。２つの入力装置３４及び３５は各々独自のしきい値電 圧を存し、２つの間の差は比較器移行ポイントを決定する。この異なる形態はノ イズ問題を最少にし、高速適用には特に有利である。

この技術においてよく知られているように、同じしきい値電圧を有するように集 積回路チップ上にすべてのデジタル装置を有することが望ましい。他方で、本発 明のＡ／Ｄ変換器中のインバータは異なるしきい値電圧を有する。これはこれか ら説明される方法で達成される。

第７図は比較器において使用するための１つのアナログＣＭＯ８装置６０と同じ 半導体基板上の１つのデジタルＣＭＯ５装置６２を含むＣＭ　ＯＳ集積回路装置 ５８を製造するための１つの可能な連続する処理過程を示す。これを達成するた めの他の方法が多数ある。アナログ装置６０は上述されたＣＭＯＳインバータの トランジスタ２２及び２４を表す。デジタル装置６２は様々な装置の任意のもの である。例えば、ラッチ２８の一部であってもよい。

第７Ａ図において、メサ６４及び６６は予めサファイアベース６８上に形成され たシリコンエピタキシャル層または基板に形成される。アナログ装置６０及びデ ジタル装置６２用のＰチャネルトランジスタの処理は、第７Ｂ図に示されている ように、各々メサ６４及び６８においてＮ型島状領域を形成するように適切な不 純物を同時に注入することによって始まる。

この特定の実施例において、燐イオンは６０　ｋｅｖでドーズ量２Ｘ１０”が注 入され、ヒ素イオンは３４０　ｋｅｙでドーズ量３．３Ｘ１０１２が注入され、 ヒ素イオンはまた第３の注入において５５０　ｋｅｙでドーズ量７Ｘ１０”が注 入される。

第７Ｃ図に示されるように、Ｎチャネル装置処理方法は同様にＰ羽島状領域７４ 及び７６を形成するように適切な不純物の深いチャネル注入を使用する。これを 達成するため、ホウ素イオンは７０ｋｅｖでドーズ量７Ｘ１０１２が使用される 。

第７Ｄ図及び第７Ｅ図によると、通常の注入技術はデジタル装置６２中の両トラ ンジスタのしきい値レベルを設定するため使用される。この注入過程は同時に集 積回路基板上の全デジタル装置に適用される。この実施例において、Ｐチャネル 装置は２０ｋｅｙでドーズ量５．２Ｘ１０１２のホウ素の浅い注入によって形成 される。Ｎチャネル装置のためのしきい値は２０ｋｅｙでドーズ量１．８Ｘ１０ １２のホウ素イオンの注入によって設定される。もう一度、全デジタル装置が等 しく注入される。

第７Ｆ図及び第７Ｇ図は付着したアルミニウム層７８における収束イオンビーム アライメントターゲット８０．８２を示している。これらは比較器装置を別々に 注入するため使用される。

第７Ｇ図において、２つのこのようなアライメントターゲラ）８０．８２はアナ ログメサ６４の両側にみられる。実際、ターゲット８０．８２は一般に十字形に されており、典型的に２つ以上のアライメントターゲットが使用されている。こ のターゲットは、導電材料からできており、ターゲット付近に配置される。これ は収束イオンビーム装置がアライメントターゲットが注入される領域に比較的近 いことを要求している為である。

従来のフォトリソグラフ技術が典型的にターゲット８０．８２を形成するために アルミニウム層７８をエツチングするため使用される。

第７Ｈ図に示された次の過程は比較器装置メサ６４のＰチャネル７０及びＮチャ ネル部分７４において一連の収束イオンビーム注入を用いることである。これら の注入は独自にＰ及びＮチャネルしきい値を定め、この故に比較器移行電圧を定 める。

明らかに、Ｐチャネルトランジスタは埋設型チャネルである。

好ましい実施例において、Ｎチャネル及びＰチャネル注入は収束イオンビームを 使用して２０　ｋｅｙのホウ素イオンを用いる。以下の第１表は４ビツトＡ／Ｄ 変換器を構成する１６個の異なる比較器用ＰＭＯＳ及びＮＭＯＳ）ランジスタの ためのドーズ量を表している。結果として生じるしきい値レベル（Ｖｔ）もまた 第１表にリストされている。

第１表 比較器　ＮＭＯＳ　　ＰＭＯＳ　　ＮＭＯＳ　　ＰＭＯＳＶ、　　　　Ｖ、　　 　　線量　　　線量１　　１．８４　　　０．５６　　　１．２１Ｅ１３　６． １５Ｅ１２２　　１．７５　　　０．６５　　　１．０８Ｅ１３　５．８９Ｅ１ ２３　　１．６Ｂ　　　　０．７４　　　９．５ｅＥ１２　５．８２Ｅ１２４　 　１．５７　　　０．８３　　　８．４１Ｅ１２　５．３４Ｅ１２５　　１．４ ｇ　　　　０．９２　　　７．３３Ｅ１２　５．０４Ｅ１２６　　１．３９　　 　１．０１　　　　Ｂ、３３Ｅ１２　４．７２Ｅ１２７　　１．３０　　　１． １０　　　５．４０Ｅ１２　４．３８Ｅ１２８　　１．２Ｌ　　　　１．１９　 　　４．５５Ｅ１２　４．０２Ｅ１２９　　１．１２　　　１．２ｇ　　　　３ ．７７Ｅ１２　３．６３Ｅ１２１０　　１．０３　　　１．３７　　　３．０６ Ｅ１２　３．２３Ｅ１２１１　　０．９４　　　１．４Ｂ　　　　２．４２Ｅ１ ２　２．８０Ｅ１２１２　　０．８５　　　１．５５　　　１．８６Ｅ１２　２ ．３４Ｅ１２１３　　０．７Ｂ　　　　１．８４　　　１．３８Ｅ１２　１．８ ８Ｅ１２１４　　０．６７　　　１．７３　　　９．６２Ｅ１１　１．３４Ｅ１ ２１５　　０．５８　　　１．８２　　　６．２２Ｂ１１　８．０４Ｅ１１１６ 　　０．４９　　　１．９１　　　３．５６Ｅ１１　２．３２Ｅ１１要するに、 収束イオンビーム装置はイオン化された不純物原子の高エネルギビームを、正確 な直径で集積回路基板上の正確なスポット上へ収束する。ビームの位置、エネル ギ、および期間を制御することによって、イオン化された不純物原子が集積回路 へ任意に添加させることができる。収束イオンビーム技術上、および集積回路へ のその適用についてより多くの情報が、文献（Ｌｅｅ等著、“Ｂ及びＡｓ収束イ オンビームを使用するコンプリメンタリ・メタル・セミコンダクタ利用のための しきい値ち調節”　、Ｐｈ１ｓｉｃｓ　Ｌｅｔｔ、　４８（１０）、１９８６年 ３月１０日、及びＭｅｌｎｇａｌｌｉｓ、　Ｊ、著、“収束イオンビーム技術及 び適用”　、Ｊ、　Ｖａｃ、　Ｔｅｃｈｎｏｌ、　Ｂ５　、ｐ４８５−４９５． １９８７年３月７４月）から得られ、それらは共に参照文献としてここに組み入 れられている。

第７１図及び第７１図によると、アルミニウム層７８は剥離され、ウェハがアニ ールされる。それから、ゲート酸化層８４が付着される。その後、ポリシリコン ゲート８Ｂ、　８８．９０及び９２がアナログ及びデジタル装置中のトランジス タ上に形成される。

次の一般的な過程はアナログ装置６０及びデジタル装置６２の各々のためのＰチ ャネルトランジスタ７０．７２においてソース及びドレイン領域を形成すること である。この処理は第７に１図及び第７に２図に示されている。第７に２図は第 ７に１図を反時計回りの方向に１８０度回転させた上面図である。アナログ装置 ＢＯ中のＰチャネルトランジスタ７０のソース９８に形成されたノツチ９８が特 に示されている。ホウ素原子は第７に２図に示されたマスクを経て１５ｋｅｖで ドーズ量２Ｘ１０”が注入される。マスク１００中のノツチ９Ｂは下部領域がＰ 型半導体材料へ変換されないようにする。

Ｎチャネルトランジスタのための同様のソース／ドレイン注入が第７（ＬＸ）図 及び第７Ｌ２図に示されている。この特定の実施例において、１５０Ｋｅｖでド ーズ量２．５Ｘ１０”の２つのヒ素イオン注入、及び８０Ｋｅｖでドーズ量２． ５Ｘ１０”の第２の注入がＮチャネルアナログトランジスタ７４中のソース及び ドレイン領域及びＮチャネルデジタルトランジスタ７６中のソース１１１／ドレ イン１１３を定めるために用いられる。第７Ｌ２図に示されているように、同様 のノツチ１０６がアナログＮチャネルトランジスタマスク１０８中に設けられて いる。この設備はＰチャネルトランジスタとの関連において上述したような利点 を与える。

第７Ｍ１図及び第７Ｍ２図に示されているように、金属層がトランジスタ上の様 々な領域への接触を形成するため酸化層１１０の上に設けられている。これは通 常の処理技術によって達成され得る。第７Ｍ２図に図示されているように、アナ ログＰチャネルトランジスタ７０のソース領域への金属接触部分１１０はマスク ノツチ９６によって生成されたＮ型島状領域１１２によって絶縁された２つのＰ 型頭域をブリッジする。同様に、Ｎチャネルトランジスタ７４のための金属部分 １１４はここで形成される同様の島状領域をブリッジする。第７Ｍ２図を見ると 、接触部分１１６は両トランジスタ用ゲートの頂部に設けられ、それによってゲ ートを一緒に短絡させる。接触部分１１８及び１２０は２個のトランジスタのド レイン領域に設けられている。ウェハの残りの部分は通常の技術によって処理さ れる。

要するに、本発明は従来のＡ／Ｄ変換器にまさる多数の利点を与える。非常に低 電力で装置を動作させ、他のデジタル回路と同じ半導体基板上に構成される技術 を使用すると非常に高速で小さいサイズが得られる。例えば、電力消費が８０ミ リワツトで１ギガヘルツを越えるサンプル速度が期待される。収束イオンビーム 技術の使用は、サブ・ハーフマイクロメータの範囲内にある非常に小さいサイズ のトランジスタを容易にする。加えて、本発明の設計は従来の抵抗ラダーなどの 必要性を排除することによってＡ／Ｄ回路を簡単にする。

様々なその他の利点が明細書、図面及び以下の請求の範囲の研究に基づいて当業 者にとって明らかとなるであろう。例えば、このＡ／Ｄ変換器は、制限されたＦ ＩＢ注入がＦＥＴのしきい値電圧、およびインバータの移行電圧を独自に設定す るＧａＡｓ　　ＦＥＴ技術において実施される。加えて、本発明は製造業者が改 良された装置を供給するとき多数の従来の処理過程を使用できるようにするもの である。

入力を圧（？ｒ・・レリ ア？Ｃり°°　　　　　　　　　　　　ヲ゛ゾ　り」／国際調査報告 １＋−〜１４吟Ａ＠６−１１１針−ｐ：：／＋ｓ　　εε１０４ε９コ国際調査 報告 ＵＳε８０４６９３

Claims (16)

【特許請求の範囲】
1. １．単調に増加する移行レベルを有する複数の比較器であって、各比較器がドレ イン、ソース及びゲート領域を有する１以上の電界効果トランジスタを含み、ゲ ート領域が半導体基板中のチャネル上にある比較器と、 アナログ入力信号を同時に各比較器へ供給するための入力手段と、 収束イオンビーム注入技術によってチャネル領域中に注入された異なる濃度の不 純物のため異なるしきい値レベルをそれぞれ有し、比較器の各々のため前記移行 レベルを定める各比較器中のトランジスタと、 デジタル出力信号を比較器出力の関数として発生させるための比較器の各々の出 力へ結合されるデコーダ手段とを具備するアナログ・デジタル（Ａ／Ｄ）変換器 。
2. ２．各比較器がＮチャネル及びＰチャネルトランジスタを使用する１以上のコン プリメンタリ・オキサイド・セミコンダクタ（ＣＭＯＳ）インバータを具備する 請求項１記載の変換器。
3. ３．各インバータ中のＰチャネル及びＮチャネルトランジスタのしきい値レベル が異なる請求項２記載の変換器。
4. ４．各比較器の出力とデコーダ手段への入力との間に結合されたラッチ手段と、 ラッチの各々へ結合されたクロック発生器手段とを具備する請求項３記載の変換 器。
5. ５．各比較器が、 異なるアナログ入力信号を受信するように適合された１対の交差結合インバータ を具備する請求項２記載の変換器。
6. ６．各インバータの出力が前記デコーダ手段へ直接結合される請求項５記載の変 換器。
7. ７．集積回路装置において、 与えられたしきい値レベルを有する１以上のトランジスタを有するデジタル装置 と、 単調に増加する移行レベルを有する複数のアナログ装置比較器であって、各比較 器がドレイン、ソース及びゲート領域を有する１以上の電界効果トランジスタを 含み、ゲート領域が前記半導体基板中のチャネル上に存在するアナログ装置比較 器と、 各トランジスタ中の前記チャネルが収束イオンビーム注入．技術によって注入さ れた異なる濃度の不純物を有し、それによって比較器のための単調な異なる移行 レベルを定める前記チャネルと、 同一半導体基板上に形成された前記デジタル及びアナログ装置とを具備する集積 回路装置。
8. ８．トランジスタに隣接している金属アライメントターゲットを含む請求項７記 載の装置。
9. ９．各比較器がＰチャネル及びＮチャネルトランジスタを有するＣＭＯＳトラン ジスタ対を有する１以上のインバータを含み、Ｐチャネル及びＮチャネルトラン ジスタのゲート領域注の不純物濃度が異なり、それによって異なる移行レベルを 有する各比較器を与えている請求項７記載の装置。
10. １０．前記デジタル装置がＮチャネル及びＰチャネルトランジスタを有する１以 上のＣＭＯＳトランジスタ対を含み、デジタル装置のＮチャネルトランジスタの チャネル領域における不純物濃度がアナログ装置におけるＮトランジスタと異な り、デジタル装置のＰチャネルトランジスタにおけるチャネル領域がアナログ装 置のＰチャネルトランジスタと異なる不純物濃度を有する請求項９記載の装置。
11. １１．前記アナログ及びデジタル装置がサファイアベースによって支持されたシ リコンメサにおいて形成されている請求項１０記載の装置。
12. １２．アナログ装置における１以上のトランジスタのソース領域が接続されゲー ト領域と同じタイプであるもう１つのタイプの不純物の島状領域によって分離さ れた一方のタイプの２つの領域を有する請求項１１記載の装置。
13. １３．半導体基板上に複数のアナログ比較器を形成し、各比較器がドレイン、ソ ース及びゲート領域を有する１以上の電界効果トランジスタを有し、ゲート領域 が半導体基板中のチャネル上に存在し、 アライメントターゲットをトランジスタの各々と隣接する基板上に形成し、 トランジスタの各々のゲート領域上ヘイオンビームを収束するためアライメント ターゲットを使用し、その中に異なる濃度レベルの不純物を注入し、それによっ て異なるしきい値レベルを各トランジスタへ与え、 トランジスタのしきい値レベルが各比較器のための単調に増加する移行レベルを 決定する過程を含むアナログ・デジタル変換器の製造方法。
14. １４．各比較器がＮチャネル及びＰチャネルトランジスタを有するコンブリメン タリ・オキサイド・セミコンダクタ・トランジスタ対を具備し、この方法がさら に各対のＰチャネル及びＮチャネルトランジスタのチャネル領域において異なる 濃度レベルの不純物を注入するため収束イオンビームを使用することを含む請求 項１３記載の方法。
15. １５．各対のＮチャネルトランジスタがドーズ量が減少する不純物を供給され、 一方各対のＰチャネルトランジスタが、第１の比較器中のＮチャネルトランジス タが最高のしきい値レベルを有し、第１の変換器中のＰチャネルトランジスタが 最低のしきい値レベルを有するようなドーズ量の増加する不純物を供給され、変 換器中の最後の比較器か最低のしきい値レベルを有するＮチャネルトランジスタ と最高のしきい値レベルを有するＰチャネルトランジスタとを具備する請求項１ ４記載の方法。
16. １６．各対のＰチャネルトランジスタが埋設チャネル型であり、Ｐチャネル及び Ｎチャネルトランジスタの両方が同じ不純物を注入される請求項１５記載の方法 。