JPH04127467A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04127467A JPH04127467A JP2314543A JP31454390A JPH04127467A JP H04127467 A JPH04127467 A JP H04127467A JP 2314543 A JP2314543 A JP 2314543A JP 31454390 A JP31454390 A JP 31454390A JP H04127467 A JPH04127467 A JP H04127467A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
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- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に半導体集積回路装置に関し、特に、
アナログ信号処理回路とデジタル信号処理回路とを単一
の半導体基板上に備えた半導体集積回路装置に関する。
アナログ信号処理回路とデジタル信号処理回路とを単一
の半導体基板上に備えた半導体集積回路装置に関する。
［従来の技術］
大規模集積回路装置（以下ｒＬＳＩＪという）は、各々
が単一の半導体基板上に形成されたアナログ信号処理回
路（以下「アナログ回路」という）と、デジタル信号処
理回路（以下「デジタル回路」という）とを含む。たと
えば、Ａ／Ｄ変換器を有するＬＳＩには、コンパレータ
部を構成するアナログ回路と、エンコーダ部を構成する
デジタル回路とが設けられる。
が単一の半導体基板上に形成されたアナログ信号処理回
路（以下「アナログ回路」という）と、デジタル信号処
理回路（以下「デジタル回路」という）とを含む。たと
えば、Ａ／Ｄ変換器を有するＬＳＩには、コンパレータ
部を構成するアナログ回路と、エンコーダ部を構成する
デジタル回路とが設けられる。
一般に、デジタル回路は、２値を有する信号を扱うこと
により信号処理を行なうのでノイズにより処理結果が影
響されにくい。他方、アナログ回路は、連続的に変化す
るアナログ信号を扱うので、処理結果がノイズによりし
ばしば影響される。特に、共通の半導体基板内に設けら
れたデジタル回路から発生されたノイズは基板を介して
アナログ回路に伝えられ、アナログ回路における処理に
悪影響をもたらすことがしばしば引起こされる。
により信号処理を行なうのでノイズにより処理結果が影
響されにくい。他方、アナログ回路は、連続的に変化す
るアナログ信号を扱うので、処理結果がノイズによりし
ばしば影響される。特に、共通の半導体基板内に設けら
れたデジタル回路から発生されたノイズは基板を介して
アナログ回路に伝えられ、アナログ回路における処理に
悪影響をもたらすことがしばしば引起こされる。
第８図は、従来のＬＳＩの概念図である。第８図を参照
して、このＬＳ Ｉ １’ は、ＣＭＯＳトランジスタ
から構成されたＣＭＯＳアナログ回路６５と、ＣＭＯＳ
トランジスタから構成されたＣＭＯＳデジタル回路６６
とを含む。アナログ回路６５は、外部から入力電圧信号
Ｖｉを受け、信号処理を行なった後、処理結果を示すデ
ジタル信号を回路６６に与える。デジタル回路６６にお
いて、デジタル信号処理が行なわれ、デジタル出力信号
Ｖｏが出力される。第８図に示すように、従来のＬＳＩ
Ｉ’では、アナログ回路６５およびデジタル回路６６が
いずれもＣＭＯ８）ランジスタにより構成されているこ
とが指摘される。
して、このＬＳ Ｉ １’ は、ＣＭＯＳトランジスタ
から構成されたＣＭＯＳアナログ回路６５と、ＣＭＯＳ
トランジスタから構成されたＣＭＯＳデジタル回路６６
とを含む。アナログ回路６５は、外部から入力電圧信号
Ｖｉを受け、信号処理を行なった後、処理結果を示すデ
ジタル信号を回路６６に与える。デジタル回路６６にお
いて、デジタル信号処理が行なわれ、デジタル出力信号
Ｖｏが出力される。第８図に示すように、従来のＬＳＩ
Ｉ’では、アナログ回路６５およびデジタル回路６６が
いずれもＣＭＯ８）ランジスタにより構成されているこ
とが指摘される。
第８図に示したＣＭＯＳアナログ回路６５の例として、
電圧比較器が第９図に示される。第９図を参照して、こ
の電圧比較器は、比較されるべき電圧信号ｖ１およびｖ
２をそれぞれ受ける入力端子１１および１２と、端子１
１および１２にそれぞれ接続されたトランスミッション
ゲートＳＷ１およびＳＷ２と、一方電極がトランスミッ
ションゲートＳＷ１およびＳＷ２の出力に接続されたキ
ャパシタＣｃと、キャパシタＣｃからの出力信号を受け
るインバータ７と、インバータ７の入力と出力との間に
接続されたトランスミッションゲートＳＷ３と、インバ
ータ７の出力に接続されたインバータ３とを含む。イン
バータ３は出力端子１５を介して出力電圧信号Ｖ５を出
力する。
電圧比較器が第９図に示される。第９図を参照して、こ
の電圧比較器は、比較されるべき電圧信号ｖ１およびｖ
２をそれぞれ受ける入力端子１１および１２と、端子１
１および１２にそれぞれ接続されたトランスミッション
ゲートＳＷ１およびＳＷ２と、一方電極がトランスミッ
ションゲートＳＷ１およびＳＷ２の出力に接続されたキ
ャパシタＣｃと、キャパシタＣｃからの出力信号を受け
るインバータ７と、インバータ７の入力と出力との間に
接続されたトランスミッションゲートＳＷ３と、インバ
ータ７の出力に接続されたインバータ３とを含む。イン
バータ３は出力端子１５を介して出力電圧信号Ｖ５を出
力する。
各トランスミッションゲートＳＷ１．ＳＷ２およびＳＷ
３は、ＰＭＯＳ）ランジスタ２２，２４゜２６およびＮ
ＭＯ５）ランジスタ２１，２３．２５によってそれぞれ
構成される。トランスミツシシンゲー）ＳＷＩおよびＳ
Ｗ３は、クロック発生器（図示せず）から発生されたク
ロック信号φおよび７に応答して、第１の期間において
ＯＮＬ、、他方、トランスミッションゲートＳＷ２は第
１の期間においてＯＦＦする。これとは逆に、トランス
ミッションゲートＳＷＩおよびＳＷ３は第１の期間に続
く第２の期間においてクロック信号φおよびｉに応答し
て０ＦＦＬ、他方、トランスミッションゲートＳＷ２は
第２の期間においてＯＮする。各トランスミッションゲ
ートＳＷ１．ＳＷ２およびＳＷ３をそれぞれ構成してい
るＰＭＯＳ）ランジスタ２２，２４．２６のバックゲー
ト端子は電源ＶＯＤに接続され、８ＭＯ８）ランジスタ
２１．２３．２５のバックゲート端子は接地されている
。
３は、ＰＭＯＳ）ランジスタ２２，２４゜２６およびＮ
ＭＯ５）ランジスタ２１，２３．２５によってそれぞれ
構成される。トランスミツシシンゲー）ＳＷＩおよびＳ
Ｗ３は、クロック発生器（図示せず）から発生されたク
ロック信号φおよび７に応答して、第１の期間において
ＯＮＬ、、他方、トランスミッションゲートＳＷ２は第
１の期間においてＯＦＦする。これとは逆に、トランス
ミッションゲートＳＷＩおよびＳＷ３は第１の期間に続
く第２の期間においてクロック信号φおよびｉに応答し
て０ＦＦＬ、他方、トランスミッションゲートＳＷ２は
第２の期間においてＯＮする。各トランスミッションゲ
ートＳＷ１．ＳＷ２およびＳＷ３をそれぞれ構成してい
るＰＭＯＳ）ランジスタ２２，２４．２６のバックゲー
ト端子は電源ＶＯＤに接続され、８ＭＯ８）ランジスタ
２１．２３．２５のバックゲート端子は接地されている
。
インバータ７は、電源ＶＯＯと接地との間に直列に接続
されたＰＭＯＳ）ランジスタ４７および８ＭＯ８）ラン
ジスタ４１を含む。トランジスタ４１および４７は、ゲ
ートがノード１４においてキャパシタＣｃの他方電極と
一体接続される。トランジスタ４１はバックゲート端子
ＢＮが接地に接続され、他方、トランジスタ４７はバッ
クゲート端子Ｂｒが電源ＶＤＤに接続される。インバー
タ３も、電源ＶＤＤと接地との間に直列に接続されたＰ
ＭＯＳ）ランジスタ１６およびＮＭＯ５）ランジスタ１
７を含む。
されたＰＭＯＳ）ランジスタ４７および８ＭＯ８）ラン
ジスタ４１を含む。トランジスタ４１および４７は、ゲ
ートがノード１４においてキャパシタＣｃの他方電極と
一体接続される。トランジスタ４１はバックゲート端子
ＢＮが接地に接続され、他方、トランジスタ４７はバッ
クゲート端子Ｂｒが電源ＶＤＤに接続される。インバー
タ３も、電源ＶＤＤと接地との間に直列に接続されたＰ
ＭＯＳ）ランジスタ１６およびＮＭＯ５）ランジスタ１
７を含む。
次に、ｊ１！９図に示した電圧比較器の動作について説
明する。まず、第１の期間において、トランスミッショ
ンゲートＳＷ１およびＳＷ３がＯＮＬ、他方、トランス
ミッションゲートＳＷ２がＯＦＦする。したがって、入
力端子ｖ１がトランスミッションゲートＳＷ１を介して
キャパシタＣｃの一方電極（ノード１３）に与えられる
。これに加えて、インバータ７の入力と出力との間がト
ランスミッションゲートＳＷ３を介して短絡されるので
、キャパシタＣｃの他方電極（ノード１４）が所定の中
間電位ＶＯにもたらされる。
明する。まず、第１の期間において、トランスミッショ
ンゲートＳＷ１およびＳＷ３がＯＮＬ、他方、トランス
ミッションゲートＳＷ２がＯＦＦする。したがって、入
力端子ｖ１がトランスミッションゲートＳＷ１を介して
キャパシタＣｃの一方電極（ノード１３）に与えられる
。これに加えて、インバータ７の入力と出力との間がト
ランスミッションゲートＳＷ３を介して短絡されるので
、キャパシタＣｃの他方電極（ノード１４）が所定の中
間電位ＶＯにもたらされる。
インバータ７の入出力特性が第１０図に示される。すな
わち、第１０図の曲線ＩＮにより示されるように、イン
バータ７は入力電圧Ｖ１３に応答して出力電圧Ｖ１４を
出力する。インバータ７の入出力間が短絡されたとき、
入力電圧Ｖ１３および出力電圧Ｖ１４は、式Ｖ１３−Ｖ
１４によって規定された直線ＯＬ上にくる。したがって
、直線ＯＬと曲ｌ５ＩＮとの交点Ｍが中間電位ＶＯを規
定する。その結果、キャパシタＣｃは、次式で表わされ
た電荷Ｑ１を蓄える。
わち、第１０図の曲線ＩＮにより示されるように、イン
バータ７は入力電圧Ｖ１３に応答して出力電圧Ｖ１４を
出力する。インバータ７の入出力間が短絡されたとき、
入力電圧Ｖ１３および出力電圧Ｖ１４は、式Ｖ１３−Ｖ
１４によって規定された直線ＯＬ上にくる。したがって
、直線ＯＬと曲ｌ５ＩＮとの交点Ｍが中間電位ＶＯを規
定する。その結果、キャパシタＣｃは、次式で表わされ
た電荷Ｑ１を蓄える。
Ｑｌ−Ｃｃ （Ｖｌ−ＶＯ） ・・・ （１）
次に、第１の期間に続く第２の期間において、トランス
ミッションゲートＳＷＩおよびＳＷ３がＯＦＦし、他方
、トランスミッションゲートＳＷ２がＯＮする。したが
って、入力電圧ｖ２がトランスミッションゲートＳＷ２
を介してキャパシタＣｃの一方電極（ノード１３）に与
えられる。これにより、インバータ７の入力電圧Ｖ１３
が電圧Ｖ＾に変化したと仮定すると、キャパシタＣｃが
次式で表わされる電荷Ｑ２を蓄えたことになる。
次に、第１の期間に続く第２の期間において、トランス
ミッションゲートＳＷＩおよびＳＷ３がＯＦＦし、他方
、トランスミッションゲートＳＷ２がＯＮする。したが
って、入力電圧ｖ２がトランスミッションゲートＳＷ２
を介してキャパシタＣｃの一方電極（ノード１３）に与
えられる。これにより、インバータ７の入力電圧Ｖ１３
が電圧Ｖ＾に変化したと仮定すると、キャパシタＣｃが
次式で表わされる電荷Ｑ２を蓄えたことになる。
Ｑ２−ＣＣ（Ｖ２−ＶＡ ） −（２）電荷Ｑ１は
電荷Ｑ２に等しいので、式（１）および（２）から次式
が得られる。
電荷Ｑ２に等しいので、式（１）および（２）から次式
が得られる。
ＶＡ−ＶＯ−Ｖ２−Ｖｌ −（３）式（３）は、
キャパシタＣｃの一方電極（ノード１３）に与えられた
電圧変化Ｖ２−Ｖｌにより、インバータ７の入力電圧Ｖ
１Ｂが電位ＶＯから電位Ｖ、に変化することを意味する
。電位差■＾−ＶＯが第１０図に示した特性曲線ＩＮに
従って増幅され、入力電圧■１およびＶ２の比較結果を
示す電圧Ｖ１４が出力される。
キャパシタＣｃの一方電極（ノード１３）に与えられた
電圧変化Ｖ２−Ｖｌにより、インバータ７の入力電圧Ｖ
１Ｂが電位ＶＯから電位Ｖ、に変化することを意味する
。電位差■＾−ＶＯが第１０図に示した特性曲線ＩＮに
従って増幅され、入力電圧■１およびＶ２の比較結果を
示す電圧Ｖ１４が出力される。
出力電圧Ｖ１４は第９図に示したインバータ３に与えら
れ、反転されかつ増幅された出力電圧Ｖ５をインバータ
３が出力する。したがって、この電圧比較器は、入力電
圧■１およびＶ２の電圧値によって決定されるデジタル
信号（「１」または「０」）を出力電圧ｖ５として出力
する。
れ、反転されかつ増幅された出力電圧Ｖ５をインバータ
３が出力する。したがって、この電圧比較器は、入力電
圧■１およびＶ２の電圧値によって決定されるデジタル
信号（「１」または「０」）を出力電圧ｖ５として出力
する。
第１１図は、第８図に示したＣＭＯＳアナログ回路６５
およびＣＭＯＳデジタル回路６６を構成するトランジス
タ４１．４７および５３の断面構造図である。ＣＭＯＳ
アナログ回路６５を構成するトランジスタの例として、
第９図に示したインバータ７を構成するＮＭＯＳ）ラン
ジスタ４１およびＰＭＯ８）ランジスタ４７が示される
。ＣＭＯＳデジタル回路６６を構成するトランジスタの
例として、ＰＭＯＳトランジスタ５３が示される。
およびＣＭＯＳデジタル回路６６を構成するトランジス
タ４１．４７および５３の断面構造図である。ＣＭＯＳ
アナログ回路６５を構成するトランジスタの例として、
第９図に示したインバータ７を構成するＮＭＯＳ）ラン
ジスタ４１およびＰＭＯ８）ランジスタ４７が示される
。ＣＭＯＳデジタル回路６６を構成するトランジスタの
例として、ＰＭＯＳトランジスタ５３が示される。
第１１図に示したトランジスタ４１．４７および５３は
、ｎ型半導体基板４０上に形成されるものと仮定する。
、ｎ型半導体基板４０上に形成されるものと仮定する。
ＮＭＯＳトランジスタ４１は、基板４０内に形成された
ｐ＋ウェル領域４２と、ウェル領域４２内にそれぞれ形
成されたｎ＋ドレイン拡散壓４３．ｎ＋ソース拡散層４
４およびｐ＋＋拡′ズ層４５と、基板４０の主表面上に
絶縁膜を介して形成されたゲート電極４６とを含む。拡
散層４５はトランジスタ４１のウェルコンタクトとして
設けられる。
ｐ＋ウェル領域４２と、ウェル領域４２内にそれぞれ形
成されたｎ＋ドレイン拡散壓４３．ｎ＋ソース拡散層４
４およびｐ＋＋拡′ズ層４５と、基板４０の主表面上に
絶縁膜を介して形成されたゲート電極４６とを含む。拡
散層４５はトランジスタ４１のウェルコンタクトとして
設けられる。
ＰＭＯＳトランジスタ４７は、基板４０内に形成された
ｎ＋ウェル領域４８と、ウェル領域４８内にそれぞれ形
成されたｐ＋ドレイン拡散層４９゜ｐ＋ソース拡散層５
０およびｎ＋ ＋拡散層５１と、ゲート電極５２とを含
む。拡散層５１はトランジスタ４７のウェルコンタクト
として設けられる。
ｎ＋ウェル領域４８と、ウェル領域４８内にそれぞれ形
成されたｐ＋ドレイン拡散層４９゜ｐ＋ソース拡散層５
０およびｎ＋ ＋拡散層５１と、ゲート電極５２とを含
む。拡散層５１はトランジスタ４７のウェルコンタクト
として設けられる。
同様に、ＰＭＯＳトランジスタ５３は、基板４０内に形
成されたｎ＋ウェル領域５４と、ウェル領域５４内にそ
れぞれ形成されたｐ＋ドレイン拡散層５５．ｐ＋ソース
拡散層５６およびｎ＋＋拡散層５７と、ゲート電極５８
とを含む。
成されたｎ＋ウェル領域５４と、ウェル領域５４内にそ
れぞれ形成されたｐ＋ドレイン拡散層５５．ｐ＋ソース
拡散層５６およびｎ＋＋拡散層５７と、ゲート電極５８
とを含む。
［発明が解決しようとする課題］
単一の半導体基板上に設けられたアナログ回路およびデ
ジタル回路を有する従来のＬＳＩでは、デジタル回路に
おいて発生されたノイズが基板を介してアナログ回路に
伝えられ、アナログ回路の誤動作を引起こすことが指摘
される。すなわち、第１１図に示したトランジスタ５３
のドレイン拡散層５５に印加された電圧の変化がウェル
領域５４とドレイン拡散層５５との間の接合容量を介し
て基板４０に伝えられる。基板４０に伝えられた電位変
化はノイズとして基板４０を介してトランジスタ４１お
よび４７に伝えられる。ＮＭＯＳトランジスタ４１は、
ｐ＋ウェル領域４２内に形成されているので、このノイ
ズの影響を受けにくい。
ジタル回路を有する従来のＬＳＩでは、デジタル回路に
おいて発生されたノイズが基板を介してアナログ回路に
伝えられ、アナログ回路の誤動作を引起こすことが指摘
される。すなわち、第１１図に示したトランジスタ５３
のドレイン拡散層５５に印加された電圧の変化がウェル
領域５４とドレイン拡散層５５との間の接合容量を介し
て基板４０に伝えられる。基板４０に伝えられた電位変
化はノイズとして基板４０を介してトランジスタ４１お
よび４７に伝えられる。ＮＭＯＳトランジスタ４１は、
ｐ＋ウェル領域４２内に形成されているので、このノイ
ズの影響を受けにくい。
しかしながら、ＰＭＯＳトランジスタ４７は、基板４０
と同じ導電型、すなわち不純物濃度のみが増加されたｎ
＋ウェル領域４８内に形成されているので、ノイズがウ
ェル領域４８内に伝えられる。
と同じ導電型、すなわち不純物濃度のみが増加されたｎ
＋ウェル領域４８内に形成されているので、ノイズがウ
ェル領域４８内に伝えられる。
さらには、伝えられたノイズが拡散層（ウェルコンタク
ト）５１にも伝えられるので、ウェル領域４８の電位が
低下する。したがって、トランジスタ４７のしきい電圧
がこのノイズの影響により変化し、その結果インバータ
７の入出力特性が第１３図に示した破線Ｕによって示さ
れるように変化される。
ト）５１にも伝えられるので、ウェル領域４８の電位が
低下する。したがって、トランジスタ４７のしきい電圧
がこのノイズの影響により変化し、その結果インバータ
７の入出力特性が第１３図に示した破線Ｕによって示さ
れるように変化される。
第１２図を参照して、この点につきより詳細に説明する
。第１２図は、第１１図に示したＰＭＯＳトランジスタ
４７の断面構造をより詳細に示している。ＣＭＯＳデジ
タル回路から発生されたノイズＮｓは、基板４０を介し
てｎ＋ウェル領域４８内に伝えられる。伝えられたノイ
ズＮｓのうち一部ノイズＮ１は、ウェル領域４８を介し
てウェルコンタクト５１に伝えられる。したがって、ウ
ェル領域４８が有する抵抗成分Ｒｗによってウェル領域
４８の電位降下が生じる。その結果、バックゲート効果
により、トランジスタ４７のしきい電圧の絶対値が上昇
し、トランジスタ特性が変化される。
。第１２図は、第１１図に示したＰＭＯＳトランジスタ
４７の断面構造をより詳細に示している。ＣＭＯＳデジ
タル回路から発生されたノイズＮｓは、基板４０を介し
てｎ＋ウェル領域４８内に伝えられる。伝えられたノイ
ズＮｓのうち一部ノイズＮ１は、ウェル領域４８を介し
てウェルコンタクト５１に伝えられる。したがって、ウ
ェル領域４８が有する抵抗成分Ｒｗによってウェル領域
４８の電位降下が生じる。その結果、バックゲート効果
により、トランジスタ４７のしきい電圧の絶対値が上昇
し、トランジスタ特性が変化される。
これに加えて、伝えられたノイズＮｓのうち他方ノイズ
Ｎ２がウェル領域４８とドレイン拡散層４９との間に形
成された結合容量Ｃｗを介してドレイン拡散層４９に伝
えられる。したがって、ドレイン拡散層４９の電位か変
化する。トランジスタ４７のドレイン拡散層４９はイン
バータ７の出力を構成しているので、ドレイン拡散層４
９の電位変化がインバータ７の出力電圧の変化として現
れる。したがって、インバータ７の入出力特性は、第１
３図に破線で示された曲線Ｕのように変化する。その結
果、次の不等式（４）の関係を満たす出力電圧Ｖ１４が
得られるべきであるのに、不等式（５）の関係を満たす
出力電圧Ｖ１４（値Ｖ。）が出力されることになる。
Ｎ２がウェル領域４８とドレイン拡散層４９との間に形
成された結合容量Ｃｗを介してドレイン拡散層４９に伝
えられる。したがって、ドレイン拡散層４９の電位か変
化する。トランジスタ４７のドレイン拡散層４９はイン
バータ７の出力を構成しているので、ドレイン拡散層４
９の電位変化がインバータ７の出力電圧の変化として現
れる。したがって、インバータ７の入出力特性は、第１
３図に破線で示された曲線Ｕのように変化する。その結
果、次の不等式（４）の関係を満たす出力電圧Ｖ１４が
得られるべきであるのに、不等式（５）の関係を満たす
出力電圧Ｖ１４（値Ｖ。）が出力されることになる。
Ｖ１４ （−ＶＢ ）＞ＶＯ・・・（４）Ｖ１４ （＝
Ｖｃ ）＜ＶＱ ＋＋・（５）したがって、第９
図に示したインバータ７を構成するＰＭＯＳ）ランジス
タ４７へ伝えられたノイズの影響により、インバータ７
が誤った比較結果を示す出力電圧Ｖ１４を出力すること
になる。
Ｖｃ ）＜ＶＱ ＋＋・（５）したがって、第９
図に示したインバータ７を構成するＰＭＯＳ）ランジス
タ４７へ伝えられたノイズの影響により、インバータ７
が誤った比較結果を示す出力電圧Ｖ１４を出力すること
になる。
すなわち、この電圧比較器が入力電圧Ｖ１および■２の
誤った比較結果を示す出力信号Ｖ５を出力することにな
る。
誤った比較結果を示す出力信号Ｖ５を出力することにな
る。
上記の説明では、ＣＭＯＳデジタル回路６６から発生さ
れたノイズＮｓがＰＭＯＳトランジスタ４７に悪影響を
与えることについて説明したが、ＣＭＯＳデジタル回路
６６におけるノイズＮｓの発生について以下に説明する
。第１４図は、ＣＭＯＳデジタル回路６６の一部を構成
するバッファ回路の回路図である。このバッファ回路は
、２つのカスケードされたＣＭＯＳインバータ３１′お
よび３２′を含む。各インバータ３１′および３２′は
、ＰＭＯＳ）ランジスタおよびＮＭＯＳトランジスタに
よって構成されている。たとえば、インバータ３２′は
、電源ＶＯＯと接地との間に直列に接続されたＰＭＯＳ
トランジスタ４７０およびＮＭＯＳトランジスタ５３０
を含む。すなわち、各インバータ３１′および３２′は
、第９図に示したインバータ７と同様の回路構成を有し
ており、かつ第１０図に示したものと同様の入出力特性
を有する。
れたノイズＮｓがＰＭＯＳトランジスタ４７に悪影響を
与えることについて説明したが、ＣＭＯＳデジタル回路
６６におけるノイズＮｓの発生について以下に説明する
。第１４図は、ＣＭＯＳデジタル回路６６の一部を構成
するバッファ回路の回路図である。このバッファ回路は
、２つのカスケードされたＣＭＯＳインバータ３１′お
よび３２′を含む。各インバータ３１′および３２′は
、ＰＭＯＳ）ランジスタおよびＮＭＯＳトランジスタに
よって構成されている。たとえば、インバータ３２′は
、電源ＶＯＯと接地との間に直列に接続されたＰＭＯＳ
トランジスタ４７０およびＮＭＯＳトランジスタ５３０
を含む。すなわち、各インバータ３１′および３２′は
、第９図に示したインバータ７と同様の回路構成を有し
ており、かつ第１０図に示したものと同様の入出力特性
を有する。
第１５図は、第１４図に示したインバータ３２′を構成
するトランジスタ４７０および５３０の断面構造図であ
る。各トランジスタ４７０および５３０は、ｎ型基板４
０内に形成されたｎ＋ウェル領域４８０およびｐ＋ウェ
ル領域５４０内にそれぞれ形成されている。ＰＭＯＳト
ランジスタ４７０は、ｎ＋ウェル領域４８０内に形成さ
れたｐ÷ドレイン拡散層４９０． ｐ＋ソース拡散層
５゜Ｏおよびｎ＋＋＋＋層５１０と、絶縁層（図示せず
）を介して基板４０上に形成されたゲート電極５２０と
を含む。ＮＭＯＳトランジスタ５３０は、ｐ＋ウェル領
域５４０内に形成されたｎ＋ドレイン拡散層５５０．ｎ
＋ソース拡散層５６０およびｐ＋十十数散層、ゲート電
極５８０とを含む。
するトランジスタ４７０および５３０の断面構造図であ
る。各トランジスタ４７０および５３０は、ｎ型基板４
０内に形成されたｎ＋ウェル領域４８０およびｐ＋ウェ
ル領域５４０内にそれぞれ形成されている。ＰＭＯＳト
ランジスタ４７０は、ｎ＋ウェル領域４８０内に形成さ
れたｐ÷ドレイン拡散層４９０． ｐ＋ソース拡散層
５゜Ｏおよびｎ＋＋＋＋層５１０と、絶縁層（図示せず
）を介して基板４０上に形成されたゲート電極５２０と
を含む。ＮＭＯＳトランジスタ５３０は、ｐ＋ウェル領
域５４０内に形成されたｎ＋ドレイン拡散層５５０．ｎ
＋ソース拡散層５６０およびｐ＋十十数散層、ゲート電
極５８０とを含む。
ＮＭＯＳ）ランジスタ５３０は、ｐ″＋ウェル領域５４
０内に形成されているので、ｎ＋ドレイン拡散層５５０
に印加される電圧の変化が基板４０を介してノイズＮｓ
としてアナログ回路６５に伝搬されにくい。しかしなが
ら、ＰＭＯＳ）ランジスタ４７０は、基板４０と同じ導
電型式を有するｎ＋ウェル領域４８０内に形成されてい
るので、ｐ＋ドレイン拡散層４９０に印加される電圧の
変化が基板４０を介してノイズＮｓとしてアナログ回路
６５に向は伝搬されやすい。したがって、第１２図に示
したように、アナログ回路６５におけるＮＭＯＳトラン
ジスタ４７が伝搬されてきたノイズＮｓにより悪影響を
受けることになる。すなわち、ｎ型基板４０内に形成さ
れたデジタル回路６６におけるＰＭＯＳトランジスタが
、アナログ回路６５にとって好ましくなく、かつ基板４
０中を伝搬しやすいノイズＮｓを発生しやすいことが指
摘される。
０内に形成されているので、ｎ＋ドレイン拡散層５５０
に印加される電圧の変化が基板４０を介してノイズＮｓ
としてアナログ回路６５に伝搬されにくい。しかしなが
ら、ＰＭＯＳ）ランジスタ４７０は、基板４０と同じ導
電型式を有するｎ＋ウェル領域４８０内に形成されてい
るので、ｐ＋ドレイン拡散層４９０に印加される電圧の
変化が基板４０を介してノイズＮｓとしてアナログ回路
６５に向は伝搬されやすい。したがって、第１２図に示
したように、アナログ回路６５におけるＮＭＯＳトラン
ジスタ４７が伝搬されてきたノイズＮｓにより悪影響を
受けることになる。すなわち、ｎ型基板４０内に形成さ
れたデジタル回路６６におけるＰＭＯＳトランジスタが
、アナログ回路６５にとって好ましくなく、かつ基板４
０中を伝搬しやすいノイズＮｓを発生しやすいことが指
摘される。
この発明は、上記のような課題を解決するためになされ
たもので、アナログ信号処理回路およびデジタル信号処
理回路を有する半導体集積回路装置において、アナログ
信号処理回路がデジタル信号処理回路からのノイズによ
り影響されるのを防ぐことを目的とする。
たもので、アナログ信号処理回路およびデジタル信号処
理回路を有する半導体集積回路装置において、アナログ
信号処理回路がデジタル信号処理回路からのノイズによ
り影響されるのを防ぐことを目的とする。
［課題を解決するための手段］
請求項１の発明に係る半導体集積回路装置は、第１導電
型の単一の半導体基板上に形成されたアナログ信号処理
回路およびデジタル信号処理回路を含む。アナログ信号
処理回路は、基板の主表面近くに形成された、第１導電
型とは逆の第２導電型の不純物領域のみを介して結合さ
れた素子を含む。
型の単一の半導体基板上に形成されたアナログ信号処理
回路およびデジタル信号処理回路を含む。アナログ信号
処理回路は、基板の主表面近くに形成された、第１導電
型とは逆の第２導電型の不純物領域のみを介して結合さ
れた素子を含む。
請求項２の発明に係る半導体集積回路装置は、第１導電
型の単一の半導体基板上に形成されたアナログ信号処理
回路およびデジタル信号処理回路を含む。デジタル信号
処理回路は、基板の主表面近くに形成された、第１導電
型とは逆の第２導電型の不純物領域のみを介して結合さ
れた素子を含む。
型の単一の半導体基板上に形成されたアナログ信号処理
回路およびデジタル信号処理回路を含む。デジタル信号
処理回路は、基板の主表面近くに形成された、第１導電
型とは逆の第２導電型の不純物領域のみを介して結合さ
れた素子を含む。
［作用コ
請求項１の発明に係る半導体集積回路装置では、アナロ
グ信号処理回路を構成する素子が、基板とは逆の導電形
式を有する不純物領域のみを介して結合されているので
、デジタル信号処理回路からのノイズがアナログ信号処
理回路を構成する素子に伝わりにくい。
グ信号処理回路を構成する素子が、基板とは逆の導電形
式を有する不純物領域のみを介して結合されているので
、デジタル信号処理回路からのノイズがアナログ信号処
理回路を構成する素子に伝わりにくい。
請求項２の発明に係る半導体集積回路装置では、デジタ
ル信号処理回路を構成する素子が、基板とは逆の導電型
式を有する不純物領域のみを介して結合されているので
、素子によって発生されたノイズが基板に伝わりにくい
。したがって、アナログ信号処理回路がデジタル信号処
理回路から発生されるノイズによって影響されるのが防
がれる。
ル信号処理回路を構成する素子が、基板とは逆の導電型
式を有する不純物領域のみを介して結合されているので
、素子によって発生されたノイズが基板に伝わりにくい
。したがって、アナログ信号処理回路がデジタル信号処
理回路から発生されるノイズによって影響されるのが防
がれる。
［発明の実施例コ
この発明の概念の一例を示すブロック図が第２図に示さ
れる。第２図を参照して、ＬＳＩＩは、アナログ信号を
処理するアナログ回路６１と、デジタル信号を処理する
ＣＭＯＳデジタル回路６４とを含む。アナログ回路６１
は、８ＭＯ３）ランジスタ（場合によってはＰＭＯ５）
ランジスタ）のみによって構成されたアナログ回路６２
と、ＣＭＯＳ）ランジスタによって構成されたＣＭＯＳ
アナログ回路６３とを含む。デジタル回路６４はＣＭＯ
８）ランジスタによって構成される。第２図に示したＬ
ＳＩＩは、たとえば電圧信号の比較などの処理を行なう
ための回路がＮＭＯＳアナログ回路６２において構成さ
れることが指摘される。
れる。第２図を参照して、ＬＳＩＩは、アナログ信号を
処理するアナログ回路６１と、デジタル信号を処理する
ＣＭＯＳデジタル回路６４とを含む。アナログ回路６１
は、８ＭＯ３）ランジスタ（場合によってはＰＭＯ５）
ランジスタ）のみによって構成されたアナログ回路６２
と、ＣＭＯＳ）ランジスタによって構成されたＣＭＯＳ
アナログ回路６３とを含む。デジタル回路６４はＣＭＯ
８）ランジスタによって構成される。第２図に示したＬ
ＳＩＩは、たとえば電圧信号の比較などの処理を行なう
ための回路がＮＭＯＳアナログ回路６２において構成さ
れることが指摘される。
また、場合によってはＰＭＯＳアナログ回路においてそ
れを構成することも望ましい。このように、本発明では
特定のアナログ信号処理を行なうための回路が予め定め
られた１つの導電形式のトランジスタ（第２図に示した
例ではＮＭＯＳトランジスタ）によって構成される。こ
の点については後で説明する実施例においてより詳しく
述べる。
れを構成することも望ましい。このように、本発明では
特定のアナログ信号処理を行なうための回路が予め定め
られた１つの導電形式のトランジスタ（第２図に示した
例ではＮＭＯＳトランジスタ）によって構成される。こ
の点については後で説明する実施例においてより詳しく
述べる。
この発明の一実施例を示す電圧比較器が第１図に示され
る。第１図を参照して、第９図に示した従来の電圧比較
器と比較して異なる点は、第９図に示したインバータ７
の代わりにインバータ２が設けられていることである。
る。第１図を参照して、第９図に示した従来の電圧比較
器と比較して異なる点は、第９図に示したインバータ７
の代わりにインバータ２が設けられていることである。
すなわち、インバータ２は、電源ＶＤＤと接地との間に
直列に接続された抵抗ＲおよびＮＭＯＳトランジスタ４
１を含む。インバータ２は、第２図に示したＮＭＯＳア
ナログ回路６２の一例として設けられている。第１図に
示した他の回路構成は、第９図に示したものと同様であ
るので説明が省略されるが、これらは第２図に示したＣ
ＭＯＳアナログ回路６３として設けられる。第１図に示
した電圧比較器の動作は、第９図に示した従来のものと
同様であるので説明が省略される。
直列に接続された抵抗ＲおよびＮＭＯＳトランジスタ４
１を含む。インバータ２は、第２図に示したＮＭＯＳア
ナログ回路６２の一例として設けられている。第１図に
示した他の回路構成は、第９図に示したものと同様であ
るので説明が省略されるが、これらは第２図に示したＣ
ＭＯＳアナログ回路６３として設けられる。第１図に示
した電圧比較器の動作は、第９図に示した従来のものと
同様であるので説明が省略される。
第１図に示したインバータ２の断面構造の−例２ａが第
３図に示される。すなわち、インバータ２ａはＮＭＯＳ
アナログ回路６２として設けられる。ＰＭＯＳトランジ
スタ５３およびＮＭＯＳトランジスタ８０は、ＣＭＯＳ
デジタル回路６４として設けられる。インバータ２ａは
、ＮＭＯＳ）ランジスタ４１と、ポリシリコンにより構
成された配線抵抗ＲＬとを含む。トランジスタ４１は第
１１図に示したものと同様の断面構造を有する。
３図に示される。すなわち、インバータ２ａはＮＭＯＳ
アナログ回路６２として設けられる。ＰＭＯＳトランジ
スタ５３およびＮＭＯＳトランジスタ８０は、ＣＭＯＳ
デジタル回路６４として設けられる。インバータ２ａは
、ＮＭＯＳ）ランジスタ４１と、ポリシリコンにより構
成された配線抵抗ＲＬとを含む。トランジスタ４１は第
１１図に示したものと同様の断面構造を有する。
第３図に示した断面構造を有するインバータ２ａを第１
図に示したインバータ２として適用することにより、Ｃ
ＭＯＳデジタル回路６４から伝えられるノイズによる影
響をインバータ２ａが受けない。すなわち、トランジス
タ４１は、基板４０の導電型（ｎ）とは逆の導電型（ｐ
）を有するウェル領域４２内に設けられているので、基
板４０を介して伝えられたノイズがウェル領域４２内に
伝わらない。これに加えて、インバータ２ａの負荷抵抗
として基板４０とは離れて設けられた配線抵抗ＲＬが用
いられているので、この配線抵抗ＲＬもノイズの影響を
受けない。すなわち、配線抵抗ＲＬかノイズの影響を受
けないので、インバータ２８入出力特性がノイズにより
変化しない。その結果、インバータ２ａの入出力特性が
安定するので、第１３図に示したような入出力特性の変
動が生じない。このことは、第１図に示した電圧比較器
がＣＭＯＳデジタル回路６４から発生されるノイズによ
る影響を受けることなく正常に動作することを意味する
。
図に示したインバータ２として適用することにより、Ｃ
ＭＯＳデジタル回路６４から伝えられるノイズによる影
響をインバータ２ａが受けない。すなわち、トランジス
タ４１は、基板４０の導電型（ｎ）とは逆の導電型（ｐ
）を有するウェル領域４２内に設けられているので、基
板４０を介して伝えられたノイズがウェル領域４２内に
伝わらない。これに加えて、インバータ２ａの負荷抵抗
として基板４０とは離れて設けられた配線抵抗ＲＬが用
いられているので、この配線抵抗ＲＬもノイズの影響を
受けない。すなわち、配線抵抗ＲＬかノイズの影響を受
けないので、インバータ２８入出力特性がノイズにより
変化しない。その結果、インバータ２ａの入出力特性が
安定するので、第１３図に示したような入出力特性の変
動が生じない。このことは、第１図に示した電圧比較器
がＣＭＯＳデジタル回路６４から発生されるノイズによ
る影響を受けることなく正常に動作することを意味する
。
第１図に示したインバータ２の断面構造の別の例が第４
図に示される。第４図では、第３図に示した配線抵抗Ｒ
Ｌの代わりに拡散抵抗Ｒｐが使用される。すなわち、第
１図に示したインバータ２として、インバータ２ｂが適
用される。インバータ２ｂは、ＮＭＯＳ）ランジスタ４
１と、拡散抵抗Ｒｐとを含む。拡散抵抗ＲＤは、基板４
０内に形成されたｐ＋ウェル領域９０と、ウェル領域９
０内に形成されたｎ＋ウェル領域９１とを含む。
図に示される。第４図では、第３図に示した配線抵抗Ｒ
Ｌの代わりに拡散抵抗Ｒｐが使用される。すなわち、第
１図に示したインバータ２として、インバータ２ｂが適
用される。インバータ２ｂは、ＮＭＯＳ）ランジスタ４
１と、拡散抵抗Ｒｐとを含む。拡散抵抗ＲＤは、基板４
０内に形成されたｐ＋ウェル領域９０と、ウェル領域９
０内に形成されたｎ＋ウェル領域９１とを含む。
ウェル領域９０および９１により拡散抵抗ＲＤが形成さ
れる。第４図かられかるように、拡散抵抗Ｒ，が基板４
０の導電型（ｎ）とは逆の導電型（ｐ）を有するウェル
領域９０内に形成されているので、ノイズが拡散領域９
１に伝わらない。したがって、このインバータ２ｂもノ
イズによる影響を受けることのない安定した入出力特性
を有することが指摘される。したがって、第４図に示し
た断面構造を有するインバータ２ｂを有する電圧比較器
も、ＣＭＯＳデジタル回路６４からのノイズにより影響
されることなく正常に動作することができる。
れる。第４図かられかるように、拡散抵抗Ｒ，が基板４
０の導電型（ｎ）とは逆の導電型（ｐ）を有するウェル
領域９０内に形成されているので、ノイズが拡散領域９
１に伝わらない。したがって、このインバータ２ｂもノ
イズによる影響を受けることのない安定した入出力特性
を有することが指摘される。したがって、第４図に示し
た断面構造を有するインバータ２ｂを有する電圧比較器
も、ＣＭＯＳデジタル回路６４からのノイズにより影響
されることなく正常に動作することができる。
第１図に示したインバータ２の代わりに適用可能なイン
バータ４の回路図が第５図に示される。
バータ４の回路図が第５図に示される。
インバータ４は、電源ＶＤＤと接地との間に直列に接続
された２つのＮＭＯＳ）ランジスタＲＴおよび４１を含
む。トランジスタＲＴは、ゲートがバイアス電圧Ｖｂｉ
ａｓを受けるように接続される。したがって、トランジ
スタＲτは電圧Ｖｂｉａｓによって決定される抵抗値を
有する抵抗素子として動作する。トランジスタ４１はゲ
ートが入力電圧Ｖ１３を受けるように接続される。
された２つのＮＭＯＳ）ランジスタＲＴおよび４１を含
む。トランジスタＲＴは、ゲートがバイアス電圧Ｖｂｉ
ａｓを受けるように接続される。したがって、トランジ
スタＲτは電圧Ｖｂｉａｓによって決定される抵抗値を
有する抵抗素子として動作する。トランジスタ４１はゲ
ートが入力電圧Ｖ１３を受けるように接続される。
第５図に示したインバータ４の断面構造の例が第６図に
示される。トランジスタＲＴはトランジスタ４１と同様
の断面構造を有することが指摘される。したがって、ト
ランジスタＲＴが基板４０とは逆の導電型を有するウェ
ル領域９２内に設けられるので、トランジスタＲＴ％す
なわち抵抗素子がノイズによる影響を受けない。したが
って、第５図に示したインバータ４を第１図に示した電
圧比較器のインバータ２の代わりに適用することにより
、ＣＭＯＳデジタル回路６４からのノイズの影響を受け
ない電圧比較器が得られる。
示される。トランジスタＲＴはトランジスタ４１と同様
の断面構造を有することが指摘される。したがって、ト
ランジスタＲＴが基板４０とは逆の導電型を有するウェ
ル領域９２内に設けられるので、トランジスタＲＴ％す
なわち抵抗素子がノイズによる影響を受けない。したが
って、第５図に示したインバータ４を第１図に示した電
圧比較器のインバータ２の代わりに適用することにより
、ＣＭＯＳデジタル回路６４からのノイズの影響を受け
ない電圧比較器が得られる。
この発明の別の実施例を示す差動増幅回路が第７Ａ図に
示される。第７Ａ図を参照して、この差動増幅回路は、
第１および第２の差動増幅器５および６を含む。第１の
差動増幅器５は、基板を介して伝えられるノイズによる
影響を受けやすいので、１つの導電型、すなわちＮＭＯ
Ｓトランジスタ７２．７３および７６と、抵抗Ｒ１およ
びＲ２とを含む。トランジスタ７６は、ゲートがバイア
ス電圧ＶＢを受けるように接続される。したがって、ト
ランジスタ７６は定電流源を構成する。トランジスタフ
２および７３は、各ゲートが入力電圧Ｖ６およびＶ７を
受けるようにそれぞれ接続される。トランジスタ７２は
、ドレイン電極Ｄｉ＋が抵抗Ｒ１を介して電源ＶＯＯに
接続される。トランジスタ７３は、ドレイン電極が抵抗
Ｒ２を介して電源ＶＯＯに接続される。トランジスタ７
２および抵抗Ｒ１の共通接続ノード７４が第１の差動増
幅器５の一方出力を構成し、トランジスタ７３および抵
抗Ｒ２の共通接続ノード７５が他方出力を構成する。ト
ランジスタ７２および７３は、ソース電極Ｓｎおよびバ
ックゲート端子が定電流源を構成するトランジスタ７６
のドレイン電極ＤＮに一体接続される。トランジスタ７
６は、ソース電極ＳＮおよびバックゲート端子ＢＮが接
地される。
示される。第７Ａ図を参照して、この差動増幅回路は、
第１および第２の差動増幅器５および６を含む。第１の
差動増幅器５は、基板を介して伝えられるノイズによる
影響を受けやすいので、１つの導電型、すなわちＮＭＯ
Ｓトランジスタ７２．７３および７６と、抵抗Ｒ１およ
びＲ２とを含む。トランジスタ７６は、ゲートがバイア
ス電圧ＶＢを受けるように接続される。したがって、ト
ランジスタ７６は定電流源を構成する。トランジスタフ
２および７３は、各ゲートが入力電圧Ｖ６およびＶ７を
受けるようにそれぞれ接続される。トランジスタ７２は
、ドレイン電極Ｄｉ＋が抵抗Ｒ１を介して電源ＶＯＯに
接続される。トランジスタ７３は、ドレイン電極が抵抗
Ｒ２を介して電源ＶＯＯに接続される。トランジスタ７
２および抵抗Ｒ１の共通接続ノード７４が第１の差動増
幅器５の一方出力を構成し、トランジスタ７３および抵
抗Ｒ２の共通接続ノード７５が他方出力を構成する。ト
ランジスタ７２および７３は、ソース電極Ｓｎおよびバ
ックゲート端子が定電流源を構成するトランジスタ７６
のドレイン電極ＤＮに一体接続される。トランジスタ７
６は、ソース電極ＳＮおよびバックゲート端子ＢＮが接
地される。
第２の差動増幅器６は、ＰＭＯＳ）ランジスタ８１およ
び８２と、ＮＭＯＳトランジスタ８３゜８４および８５
とを含む。トランジスタ８１および８２は、ソース電極
Ｓｐおよびバックゲート端子ＢＰが電源ＶＤＤに接続さ
れる。トランジスタ８１および８２のゲート電極ＧＰは
、トランジスタ８１のドレイン電極ＤＦに一体接続され
る。トランジスタ８１のドレイン電極Ｄｐは、トランジ
スタ８３のドレイン電極ＤＮに接続される。トランジス
タ８２のドレイン電極Ｄｒはトランジスタ８４のドレイ
ン電極Ｉ）＋に接続される。トランジスタ８３および８
４は、各ゲート電極が第１の差動増幅器５からの出力電
圧を受けるようにそれぞれ接続される。トランジスタ８
３および８４は、ソース電極ＳＮおよびバックゲート端
子Ｂ−が定電流源を構成するトランジスタ８５のドレイ
ン電極ＤＮに一体接続される。トランジスタ８５のゲー
ト電極はバイアス電圧Ｖ、を受けるように接続される。
び８２と、ＮＭＯＳトランジスタ８３゜８４および８５
とを含む。トランジスタ８１および８２は、ソース電極
Ｓｐおよびバックゲート端子ＢＰが電源ＶＤＤに接続さ
れる。トランジスタ８１および８２のゲート電極ＧＰは
、トランジスタ８１のドレイン電極ＤＦに一体接続され
る。トランジスタ８１のドレイン電極Ｄｐは、トランジ
スタ８３のドレイン電極ＤＮに接続される。トランジス
タ８２のドレイン電極Ｄｒはトランジスタ８４のドレイ
ン電極Ｉ）＋に接続される。トランジスタ８３および８
４は、各ゲート電極が第１の差動増幅器５からの出力電
圧を受けるようにそれぞれ接続される。トランジスタ８
３および８４は、ソース電極ＳＮおよびバックゲート端
子Ｂ−が定電流源を構成するトランジスタ８５のドレイ
ン電極ＤＮに一体接続される。トランジスタ８５のゲー
ト電極はバイアス電圧Ｖ、を受けるように接続される。
トランジスタ８５は、ソース電極ＳＮおよびバックゲー
ト端子ＢＮが接地される。トランジスタ８２および８４
の共通接続ノードが出力端子７９に接続され、端子７９
を介して出力電圧Ｖ８が出力される。
ト端子ＢＮが接地される。トランジスタ８２および８４
の共通接続ノードが出力端子７９に接続され、端子７９
を介して出力電圧Ｖ８が出力される。
この実施例においても、ＣＭＯＳデジタル回路からのノ
イズの影響を受けやすい第１の差動増幅器５がＮＭＯＳ
）ランジスタフ２．７３および７６と、抵抗素子Ｒ１お
よびＲ２とによって構成されているので、第１図に示し
たインバータ２と同様にこの第１の差動増幅器５がノイ
ズによる悪影響を受けにくいことが指摘される。第１の
差動増幅器５内に設けられたＮＭＯＳ）ランジスタフ２
゜７３および７６や抵抗Ｒ１およびＲ２は、第３図また
は第４図に示したトランジスタ４１．抵抗Ｒ１およびＲ
ｏと同様の断面構造を有する。これに加えて、抵抗Ｒ１
およびＲ２として、第・６図に示した断面構造を有する
８ＭＯ５）ランジスタＲ１を適用することもできる。
イズの影響を受けやすい第１の差動増幅器５がＮＭＯＳ
）ランジスタフ２．７３および７６と、抵抗素子Ｒ１お
よびＲ２とによって構成されているので、第１図に示し
たインバータ２と同様にこの第１の差動増幅器５がノイ
ズによる悪影響を受けにくいことが指摘される。第１の
差動増幅器５内に設けられたＮＭＯＳ）ランジスタフ２
゜７３および７６や抵抗Ｒ１およびＲ２は、第３図また
は第４図に示したトランジスタ４１．抵抗Ｒ１およびＲ
ｏと同様の断面構造を有する。これに加えて、抵抗Ｒ１
およびＲ２として、第・６図に示した断面構造を有する
８ＭＯ５）ランジスタＲ１を適用することもできる。
第７Ａ図に示した例では、第２の差動増幅器６がＣＭＯ
Ｓ回路として構成されているが、第１の差動増幅器５と
同様の回路を第２の差動増幅器として適用することもで
きる。
Ｓ回路として構成されているが、第１の差動増幅器５と
同様の回路を第２の差動増幅器として適用することもで
きる。
上記の実施例では、ｎ型半導体基板４０上にＮＭＯＳア
ナログ回路６２が形成されていたが、これとは逆に、ｐ
型半導体基板上にＰＭＯＳアナログ回路を形成すること
によっても、同様の効果が得られることが指摘される。
ナログ回路６２が形成されていたが、これとは逆に、ｐ
型半導体基板上にＰＭＯＳアナログ回路を形成すること
によっても、同様の効果が得られることが指摘される。
その場合では、各回路を構成するトランジスタの導電型
がそれぞれ反転される。
がそれぞれ反転される。
さらにはまた、上記の実施例では、ノイズの影響を受け
る側、すなわちアナログ回路における対策を示す回路構
成が説明されたが、ノイズを発生する側、すなわちｍ２
図に示したＣＭＯＳデジタル回路６４において同様の対
策を施すことも有効である。すなわち、ＣＭＯＳデジタ
ル回路６４中には大きな寄生容量を駆動することのでき
るバッファ回路が設けられており、このバッファ回路が
ノイズの発生源となることがしばしばある。このバッフ
ァ回路についても、第３図、第４図および第６図に示し
たような断面構造を有するインバータを適用することに
より、ノイズの発生を減じることができる。以下にこの
点についてより詳しく説明する。
る側、すなわちアナログ回路における対策を示す回路構
成が説明されたが、ノイズを発生する側、すなわちｍ２
図に示したＣＭＯＳデジタル回路６４において同様の対
策を施すことも有効である。すなわち、ＣＭＯＳデジタ
ル回路６４中には大きな寄生容量を駆動することのでき
るバッファ回路が設けられており、このバッファ回路が
ノイズの発生源となることがしばしばある。このバッフ
ァ回路についても、第３図、第４図および第６図に示し
たような断面構造を有するインバータを適用することに
より、ノイズの発生を減じることができる。以下にこの
点についてより詳しく説明する。
第７Ｂ図を参照して、ＬＳ１１’は、ＣＭＯＳアナログ
回路６１０と、ＣＭＯＳデジタル回路６４０とを含む。
回路６１０と、ＣＭＯＳデジタル回路６４０とを含む。
デジタル回路６４０は、ＣＭＯＳトランジスタによって
構成されたデジタル回路６４１と、ＰＭＯ５）ランジス
タ（またはＮＭＯＳトランジスタ）のみによって構成さ
れたデジタル回路６４２とを含む。一般に、デジタル回
路の出力段を構成する回路は、その出力に接続された大
きな負荷を駆動する必要があるため、そのスイッチング
動作の際にノイズを発生しやすい。したがって、第７Ｂ
図に示したこの発明の別の実施例では、デジタル回路６
４０の出力段を構成する回路６４２がＰＭＯＳトランジ
スタ（またはＮＭＯＳトランジスタ）のみによって構成
されている。半導体基板の導電型式がｎ型である場合で
は、ＰＭＯ８）ランジスタのみによって回路６４２が形
成され、他方、半導体基板の導電型式がｐ型である場合
では、ＮＭＯＳトランジスタのみによって回路６４２が
形成される。これにより、デジタル回路６４２において
発生されるかもしれないノイズが基板に伝わりにくくな
り、したがってアナログ回路６１０がノイズによって影
響されるのが防がれる。
構成されたデジタル回路６４１と、ＰＭＯ５）ランジス
タ（またはＮＭＯＳトランジスタ）のみによって構成さ
れたデジタル回路６４２とを含む。一般に、デジタル回
路の出力段を構成する回路は、その出力に接続された大
きな負荷を駆動する必要があるため、そのスイッチング
動作の際にノイズを発生しやすい。したがって、第７Ｂ
図に示したこの発明の別の実施例では、デジタル回路６
４０の出力段を構成する回路６４２がＰＭＯＳトランジ
スタ（またはＮＭＯＳトランジスタ）のみによって構成
されている。半導体基板の導電型式がｎ型である場合で
は、ＰＭＯ８）ランジスタのみによって回路６４２が形
成され、他方、半導体基板の導電型式がｐ型である場合
では、ＮＭＯＳトランジスタのみによって回路６４２が
形成される。これにより、デジタル回路６４２において
発生されるかもしれないノイズが基板に伝わりにくくな
り、したがってアナログ回路６１０がノイズによって影
響されるのが防がれる。
デジタル回路６４２の一例として、第７Ｃ図に示したバ
ッファ回路６４２が示される。このバッファ回路６４２
は、ＮＭＯ５）ランジスタのみによって構成される。言
い換えると、ＰＭＯＳｈランジトランジスタ用されてい
ない。このバッファ回路６４２は、カスケードされた２
つのインバータを含む。後段のインバータは、電源ＶＯ
Ｏと接地と間に直列に接続された抵抗素子Ｒ′およびＮ
ＭＯＳ）ランジスタ５３１を含む。後段のインバータの
断面構造が第７Ｄ図に示される。
ッファ回路６４２が示される。このバッファ回路６４２
は、ＮＭＯ５）ランジスタのみによって構成される。言
い換えると、ＰＭＯＳｈランジトランジスタ用されてい
ない。このバッファ回路６４２は、カスケードされた２
つのインバータを含む。後段のインバータは、電源ＶＯ
Ｏと接地と間に直列に接続された抵抗素子Ｒ′およびＮ
ＭＯＳ）ランジスタ５３１を含む。後段のインバータの
断面構造が第７Ｄ図に示される。
第７Ｄ図に示されるように、後段のインバータを構成す
るＮＭＯＳトランジスタ５３１は、ｐ＋ウェル領域５４
１内に形成されている。これに加えて、抵抗素子ＲＬ’
は、基板上に形成された絶縁層（図示せず）上に形成
されている。したがって、トランジスタ５３１のｎ＋ド
レイン拡散層に印加される電圧の変化がｎ型基板４０に
伝わりにくい。
るＮＭＯＳトランジスタ５３１は、ｐ＋ウェル領域５４
１内に形成されている。これに加えて、抵抗素子ＲＬ’
は、基板上に形成された絶縁層（図示せず）上に形成
されている。したがって、トランジスタ５３１のｎ＋ド
レイン拡散層に印加される電圧の変化がｎ型基板４０に
伝わりにくい。
第７Ｅ図を参照して、後段のインバータを構成するため
の抵抗素子ＲＤ′がｎ＋拡散層４８１内に形成される。
の抵抗素子ＲＤ′がｎ＋拡散層４８１内に形成される。
このｎ＋拡散層４８１は、ｎ型基板４０内に形成された
ｐ＋ウェル領域５４２内に形成されているので、ｎ＋拡
散層４８１に印加される電圧の変化がノイズとして基板
に伝えられることも防がれる。
ｐ＋ウェル領域５４２内に形成されているので、ｎ＋拡
散層４８１に印加される電圧の変化がノイズとして基板
に伝えられることも防がれる。
第７Ｄ図および第７Ｅ図に示したようにデジタル回路６
４０を構成する出力段の回路６４２をＮＭＯＳ）ランジ
スタによって構成することにより、デジタル回路６４２
において発生するかもしれないノイズが基板４０に伝え
られるのが防がれる。
４０を構成する出力段の回路６４２をＮＭＯＳ）ランジ
スタによって構成することにより、デジタル回路６４２
において発生するかもしれないノイズが基板４０に伝え
られるのが防がれる。
したがって、このノイズによりアナログ回路６１０が影
響されにくいことが指摘される。
響されにくいことが指摘される。
Ｅ発明の効果コ
以上のように、請求項１の発明によれば、基板とは逆の
導電型を有する不純物領域のみを介してアナログ信号処
理回路を構成する素子が形成されたので、アナログ信号
処理回路がデジタル信号処理回路からのノイズにより影
響されるのが防がれる。
導電型を有する不純物領域のみを介してアナログ信号処
理回路を構成する素子が形成されたので、アナログ信号
処理回路がデジタル信号処理回路からのノイズにより影
響されるのが防がれる。
また、請求項２の発明によれば、基板とは逆の導電型を
有する不純物領域のみを介してデジタル信号処理回路を
構成する素子が形成されたので、アナログ信号処理回路
がデジタル信号処理回路からのノイズにより影響される
のが防がれる。
有する不純物領域のみを介してデジタル信号処理回路を
構成する素子が形成されたので、アナログ信号処理回路
がデジタル信号処理回路からのノイズにより影響される
のが防がれる。
第１図は、この発明の一実施例を示す電圧比較器の回路
図である。第２図は、この発明の概念の一例を示すＬＳ
Ｉのブロック図である。第３因は、第１図に示したイン
バータ２の断面構造の例を示す断面構造図である。第４
図は、第１図に示したインバータ２の断面構造の別の例
を示す断面構造図である。第５図は、第１図に示したイ
ンバータ２の代わりに適用可能なインバータを示す回路
図である。第６図は、第５図に示したインバータの断面
構造の例を示す断面構造図である。第７Ａ図は、この発
明の別の実施例を示す差動増幅回路の回路図である。第
７Ｂ図は、この発明の概念の別の例を示すＬＳＩのブロ
ック図である。第７Ｃ図は、この発明の別の実施例を示
すバッファ回路の回路図である。第７Ｄ図は、第７Ｃ図
に示したインバータの一例を示す断面構造図である。第
７Ｅ図は、第７Ｃ図に示したインバータの別の例を示す
断面構造図である。第８図は、従来のＬＳＩの概念を示
すブロック図である。第９図は、従来の電圧比較器の回
路図である。第１０図は、第９図に示したインバータ７
の入出力特性を示す特性図である。第１１図は、第９図
に示したインバータ７の断面構造を示す断面構造図であ
る。第１２図は、第１１図に示したトランジスタ４７に
おけるノイズによる影響を説明するための断面構造図で
ある。第１３図は、ノイズにより影響されたインバータ
の入出力特性を示す特性図である。第１４図は、従来の
ＣＭＯＳデジタル回路におけるバッファ回路の回路図で
ある。第１５図は、第１４図に示した後段のインバータ
の断面構造図である。 図において、２はインバータ、６２はＮＭＯＳアナログ
回路、６３はＣＭＯＳアナログ回路、６４はＣＭＯＳデ
ジタル回路である。 第 〕 図 り 第 図 ６１ ニ デフ０２０路 第 図 ａ 第 図 第 図 第 図 第 ７Ａ図 彩７Ｂ図 ち７Ｄ図 孔７Ｅ図 第 図 ち１０図 も ３図 ち１４図 第 図 慕 図
図である。第２図は、この発明の概念の一例を示すＬＳ
Ｉのブロック図である。第３因は、第１図に示したイン
バータ２の断面構造の例を示す断面構造図である。第４
図は、第１図に示したインバータ２の断面構造の別の例
を示す断面構造図である。第５図は、第１図に示したイ
ンバータ２の代わりに適用可能なインバータを示す回路
図である。第６図は、第５図に示したインバータの断面
構造の例を示す断面構造図である。第７Ａ図は、この発
明の別の実施例を示す差動増幅回路の回路図である。第
７Ｂ図は、この発明の概念の別の例を示すＬＳＩのブロ
ック図である。第７Ｃ図は、この発明の別の実施例を示
すバッファ回路の回路図である。第７Ｄ図は、第７Ｃ図
に示したインバータの一例を示す断面構造図である。第
７Ｅ図は、第７Ｃ図に示したインバータの別の例を示す
断面構造図である。第８図は、従来のＬＳＩの概念を示
すブロック図である。第９図は、従来の電圧比較器の回
路図である。第１０図は、第９図に示したインバータ７
の入出力特性を示す特性図である。第１１図は、第９図
に示したインバータ７の断面構造を示す断面構造図であ
る。第１２図は、第１１図に示したトランジスタ４７に
おけるノイズによる影響を説明するための断面構造図で
ある。第１３図は、ノイズにより影響されたインバータ
の入出力特性を示す特性図である。第１４図は、従来の
ＣＭＯＳデジタル回路におけるバッファ回路の回路図で
ある。第１５図は、第１４図に示した後段のインバータ
の断面構造図である。 図において、２はインバータ、６２はＮＭＯＳアナログ
回路、６３はＣＭＯＳアナログ回路、６４はＣＭＯＳデ
ジタル回路である。 第 〕 図 り 第 図 ６１ ニ デフ０２０路 第 図 ａ 第 図 第 図 第 図 第 ７Ａ図 彩７Ｂ図 ち７Ｄ図 孔７Ｅ図 第 図 ち１０図 も ３図 ち１４図 第 図 慕 図
Claims (2)
- （１）第１導電型の単一の半導体基板上に形成された、
アナログ信号処理回路およびデジタル信号処理回路を含
む半導体集積回路装置であって、前記アナログ信号処理
回路は、前記基板の主表面近くに形成された、前記第１
導電型とは逆の第２導電型の不純物領域のみを介して結
合された素子を含む、半導体集積回路装置。 - （２）第１導電型の単一の半導体基板上に形成された、
アナログ信号処理回路およびデジタル信号処理回路を含
む半導体集積回路装置であって、前記デジタル信号処理
回路は、前記基板の主表面近くに形成された、前記第１
導電型とは逆の第２導電型の不純物領域のみを介して結
合された素子を含む、半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314543A JPH04127467A (ja) | 1990-06-04 | 1990-11-19 | 半導体集積回路装置 |
| US07/708,019 US5146112A (en) | 1990-06-04 | 1991-05-31 | Semiconductor integrated circuit with analogue signal processing circuit and digital signal processing circuit formed on single semiconductor substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-146972 | 1990-06-04 | ||
| JP14697290 | 1990-06-04 | ||
| JP2314543A JPH04127467A (ja) | 1990-06-04 | 1990-11-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127467A true JPH04127467A (ja) | 1992-04-28 |
Family
ID=26477654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314543A Pending JPH04127467A (ja) | 1990-06-04 | 1990-11-19 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5146112A (ja) |
| JP (1) | JPH04127467A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326260A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置 |
| US5649160A (en) * | 1995-05-23 | 1997-07-15 | Microunity Systems Engineering, Inc. | Noise reduction in integrated circuits and circuit assemblies |
| JP2017174425A (ja) * | 2016-03-18 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び該半導体装置を利用したシステム |
| JP2017192124A (ja) * | 2016-02-10 | 2017-10-19 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、および電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319260A (en) * | 1991-07-23 | 1994-06-07 | Standard Microsystems Corporation | Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers |
| JPH0595266A (ja) * | 1991-09-30 | 1993-04-16 | Rohm Co Ltd | 伝送ゲート |
| JP2953482B2 (ja) * | 1992-01-17 | 1999-09-27 | 日本電気株式会社 | Ｃｍｏｓ集積回路 |
| JPH06232744A (ja) * | 1993-01-29 | 1994-08-19 | Canon Inc | 信号処理装置 |
| US5656952A (en) * | 1995-11-13 | 1997-08-12 | Analog Devices, Inc. | All-MOS differential high speed output driver for providing positive-ECL levels into a variable load impedance |
| TW320773B (en) * | 1996-11-25 | 1997-11-21 | Winbond Electronics Corp | Multi-finger MOS component |
| US6701340B1 (en) * | 1999-09-22 | 2004-03-02 | Lattice Semiconductor Corp. | Double differential comparator and programmable analog block architecture using same |
| KR102542173B1 (ko) | 2017-05-31 | 2023-06-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 비교 회로, 반도체 장치, 전자 부품, 및 전자 기기 |
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| JPH01120123A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体集積回路の入力回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4508981A (en) * | 1982-06-28 | 1985-04-02 | International Business Machines Corporation | Driver circuitry for reducing on-chip Delta-I noise |
| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| US4872010A (en) * | 1988-02-08 | 1989-10-03 | Hughes Aircraft Company | Analog-to-digital converter made with focused ion beam technology |
| JP2574859B2 (ja) * | 1988-03-16 | 1997-01-22 | 株式会社日立製作所 | Ｆｅｔ論理回路 |
-
1990
- 1990-11-19 JP JP2314543A patent/JPH04127467A/ja active Pending
-
1991
- 1991-05-31 US US07/708,019 patent/US5146112A/en not_active Expired - Lifetime
Patent Citations (4)
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| JP2017174425A (ja) * | 2016-03-18 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び該半導体装置を利用したシステム |
| US11003986B2 (en) | 2016-03-18 | 2021-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| US11636883B2 (en) | 2016-03-18 | 2023-04-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5146112A (en) | 1992-09-08 |
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