JPH0250438A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0250438A JPH0250438A JP63199857A JP19985788A JPH0250438A JP H0250438 A JPH0250438 A JP H0250438A JP 63199857 A JP63199857 A JP 63199857A JP 19985788 A JP19985788 A JP 19985788A JP H0250438 A JPH0250438 A JP H0250438A
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- JP
- Japan
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- semiconductor chip
- leads
- chip
- insulating film
- bonding
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/281—Auxiliary members
- H10W72/283—Reinforcing structures, e.g. bump collars
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発８Ａは半導体装置、特にサイズの大きい長方形のＬ
ＳＩチップを小屋のパッケージに搭載するのに好適なチ
ップ構造およびパッケージの構造を有する樹脂封止形半
導体装置に関する。
ＳＩチップを小屋のパッケージに搭載するのに好適なチ
ップ構造およびパッケージの構造を有する樹脂封止形半
導体装置に関する。
従来、ＬＳＩチップをグラスチックパッケージに搭載す
る方法としては、パッケージの中央部にチップを搭載す
るためのタブが配置され、４辺にボンディングパッド部
が配置されたチップを該タブ上に導電性ペーストで接着
・搭載１．、リードフレームのリード先端部を該チップ
の４辺方向に配置して、該パッド部と該リード先端部と
を金線で相互結線し、レジンモールドする構造をとって
きた。
る方法としては、パッケージの中央部にチップを搭載す
るためのタブが配置され、４辺にボンディングパッド部
が配置されたチップを該タブ上に導電性ペーストで接着
・搭載１．、リードフレームのリード先端部を該チップ
の４辺方向に配置して、該パッド部と該リード先端部と
を金線で相互結線し、レジンモールドする構造をとって
きた。
しかし、この構造では、チップとリード先端部との距離
を、金線が結線できる距離にまでとる必要があり、チッ
プの外端とパッケージの外端部までの距離が大きくなり
、大きなチップを小さなパッケージに収納するには幾何
学的な制約があった。
を、金線が結線できる距離にまでとる必要があり、チッ
プの外端とパッケージの外端部までの距離が大きくなり
、大きなチップを小さなパッケージに収納するには幾何
学的な制約があった。
さらは、リードのパッケージへの埋込み長さが小さく々
す、・外部リード成形時の機械的ストレスによる内部リ
ードとレジンとの界面の剥離が経験され、特にチップの
短辺方向に対し、パッケージの短辺長さを大きく設計す
る必要がありだ。
す、・外部リード成形時の機械的ストレスによる内部リ
ードとレジンとの界面の剥離が経験され、特にチップの
短辺方向に対し、パッケージの短辺長さを大きく設計す
る必要がありだ。
また、さらは、チップ寸法大のタブがパッケージの中央
部に配置されているためは、熱応力によるタブ下のレジ
ンの界面剥離と、それにともなう、タブ下にむか５レジ
ンのクラックがしばしば経験され、温度サイクルや耐り
７０−試験の結果を満足させるだめの好適な構造とは云
えなくなりてきた。
部に配置されているためは、熱応力によるタブ下のレジ
ンの界面剥離と、それにともなう、タブ下にむか５レジ
ンのクラックがしばしば経験され、温度サイクルや耐り
７０−試験の結果を満足させるだめの好適な構造とは云
えなくなりてきた。
上記、問題点に対処するためは、特開昭６０−１、６７
４５４号、特開昭６１−２１８１３９号及びＵＳＰ４．
６１２．５６４に提案されているようは、リードフレー
ムのリード先端をすべてチップの短辺側に配置し、タブ
をなくして、そのリード上に絶縁フィルムを接着剤で張
りつけ、そのフィルム上にデツプをダイボンディングし
て、該チップのボンディングパッド部とリード先端部と
を金線で相互結線するワイヤボンディング構造、いわゆ
るｃｈｌｐｏｐ １ｅａｄ タイプのタブレスパッケ
ージが提案されている。
４５４号、特開昭６１−２１８１３９号及びＵＳＰ４．
６１２．５６４に提案されているようは、リードフレー
ムのリード先端をすべてチップの短辺側に配置し、タブ
をなくして、そのリード上に絶縁フィルムを接着剤で張
りつけ、そのフィルム上にデツプをダイボンディングし
て、該チップのボンディングパッド部とリード先端部と
を金線で相互結線するワイヤボンディング構造、いわゆ
るｃｈｌｐｏｐ １ｅａｄ タイプのタブレスパッケ
ージが提案されている。
さらは、同様の問題点に対処するためは、特開昭５９−
９２５５６号及び特開昭６１−２３６１３０号に開示さ
れているようは、チップ上に接着剤でリードを接着し、
チップ上部に位置するリード先端部とチップのダンディ
ングパッドとを金線等で相互結線するワイヤボンディン
グ構造、いわゆるリードオンチップタイプのタブレスパ
ッケージが提案されている。
９２５５６号及び特開昭６１−２３６１３０号に開示さ
れているようは、チップ上に接着剤でリードを接着し、
チップ上部に位置するリード先端部とチップのダンディ
ングパッドとを金線等で相互結線するワイヤボンディン
グ構造、いわゆるリードオンチップタイプのタブレスパ
ッケージが提案されている。
〔発明が解決しようとする！ＩＭ１
本発明者の検討によれば、前述の従来技術には次のよう
な問題点があることが判明した。
な問題点があることが判明した。
前述のｌ・ａｄ ｏｎ ｃｈｉｐ タイプのタブレス
パッケージの半導体装置では、絶縁フィルム上のチップ
のボンディングパッド部と内部リード先端部とをワイヤ
ボンディングする方式のため、リード先端部はチップ長
辺よりもワイヤボンディングする距離分だけ長く設計す
る必要があり、レジンモールド時にボンディングワイヤ
が変形しチップ端部と接触しないようは、チップ長辺の
端部とパッケージ長辺の端部との距離を大きく設計する
必要があり、真に大きなチップを小さなパッケージに搭
載するＯに適した構造とは云えなかった。
パッケージの半導体装置では、絶縁フィルム上のチップ
のボンディングパッド部と内部リード先端部とをワイヤ
ボンディングする方式のため、リード先端部はチップ長
辺よりもワイヤボンディングする距離分だけ長く設計す
る必要があり、レジンモールド時にボンディングワイヤ
が変形しチップ端部と接触しないようは、チップ長辺の
端部とパッケージ長辺の端部との距離を大きく設計する
必要があり、真に大きなチップを小さなパッケージに搭
載するＯに適した構造とは云えなかった。
また、前述の両タイプのタブレスパッケージの半導体装
置において、チップ上のボンディングパッドがチップ外
端部に位置している場合には、高温で樹脂モールドされ
た半導体装置が常温にもどる際は、半導体チップと樹脂
との膨張係数の違いにより生じる熱応力がチップの中央
より端の方で大きい為、ボンディングパッドとワイヤと
の接続部にＩＩＪＪＷｉＴ応力がかかり、疲労破断し易
い。
置において、チップ上のボンディングパッドがチップ外
端部に位置している場合には、高温で樹脂モールドされ
た半導体装置が常温にもどる際は、半導体チップと樹脂
との膨張係数の違いにより生じる熱応力がチップの中央
より端の方で大きい為、ボンディングパッドとワイヤと
の接続部にＩＩＪＪＷｉＴ応力がかかり、疲労破断し易
い。
また、チップ上のボンディングパッドがチップ外端部に
位置している場合には、例えばダイナミックＲＡ Ｍ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ７ ） 、
スタティックＲＡＭ、ＲＯＭ等のメモリにおいては
、メモリセル部以外の周辺回路がチップ両端部に設けら
れている。その為、チップ両端部の周辺回路間を結ぶ配
線が長くなり配線抵抗Ｒ及び配線容量Ｃによる配線を伝
わる信号のＲｅ遅延が大きい。
位置している場合には、例えばダイナミックＲＡ Ｍ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ７ ） 、
スタティックＲＡＭ、ＲＯＭ等のメモリにおいては
、メモリセル部以外の周辺回路がチップ両端部に設けら
れている。その為、チップ両端部の周辺回路間を結ぶ配
線が長くなり配線抵抗Ｒ及び配線容量Ｃによる配線を伝
わる信号のＲｅ遅延が大きい。
さらは、前述のｌ＠息ｄ ｏｎ ｃｈｉｐ タイプの
半導体装置において、ボンディングパッドをチップの内
側に設けた場合、リードへのワイヤボンディングの際は
、下に位置するチップ表面を保膿している無機パッジペ
ージ璽ン膜にり２ツクが発生する。
半導体装置において、ボンディングパッドをチップの内
側に設けた場合、リードへのワイヤボンディングの際は
、下に位置するチップ表面を保膿している無機パッジペ
ージ璽ン膜にり２ツクが発生する。
本発明の目的は、半導体装置のサイズの縮小を図ること
ができる技術を提供することにある。
ができる技術を提供することにある。
本発明の他の目的は、樹脂による応力によりボンディン
グパッドとワイヤーとのボンディング部で破断が生じる
のを防止することができる技術を提供することにある。
グパッドとワイヤーとのボンディング部で破断が生じる
のを防止することができる技術を提供することにある。
本発明の他の目的は、配線が長いことによる信号の遅延
を防止することができる技術を提供することにある。
を防止することができる技術を提供することにある。
本発明の他の目的は、半導体チップのパッジベージ嘗ン
膜に発生するクラックを防止することにある。
膜に発生するクラックを防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なもののＩ
＋［を簡単に説明すれば、下記のとおりである。
＋［を簡単に説明すれば、下記のとおりである。
すなわち、半導体チップのほぼ中央部にボンディングパ
ッドが設けられ、半導体チップのパッドの形成された表
面とリードフレームのリード裏面とを有機絶縁膜を介し
て絶縁性接着剤で接着固定したのち、該チップ表面側に
配置された内部リードの先端部表面と該ボンディングパ
ッド部とをワイヤボンディングして、モールドレジンで
封止したことを特徴とする。
ッドが設けられ、半導体チップのパッドの形成された表
面とリードフレームのリード裏面とを有機絶縁膜を介し
て絶縁性接着剤で接着固定したのち、該チップ表面側に
配置された内部リードの先端部表面と該ボンディングパ
ッド部とをワイヤボンディングして、モールドレジンで
封止したことを特徴とする。
又、半導体チップのほぼ中央部にボンディングパッド及
び周辺回路が設けられた半導体テップのパッドの形成さ
れた弐面とリードフレームのリード裏面とが有機絶縁膜
を介して絶縁性接着剤で接着固定され、さらにボンディ
ングパッドと内部リードの先端部がワイヤで接続されて
おり、内部リード、半導体チップ及びワイヤがモールド
レジンで封止されていることを％徴とする。
び周辺回路が設けられた半導体テップのパッドの形成さ
れた弐面とリードフレームのリード裏面とが有機絶縁膜
を介して絶縁性接着剤で接着固定され、さらにボンディ
ングパッドと内部リードの先端部がワイヤで接続されて
おり、内部リード、半導体チップ及びワイヤがモールド
レジンで封止されていることを％徴とする。
上記した手段によれば、半導体チップからリードがはみ
出さないようにすることができるので、その分だけ半導
体装置のサイズの縮小を図ることができる。また、半導
体チップの中央部では、樹脂モールド後に常温にもどる
際に生じる半導体チップと樹脂との界面の応力が最も小
さいので、この応力によりボンディングパッドとワイヤ
ーとのボンディング部で破断が生じるのを防止すること
ができる。′：！−らは、半導体テップのほぼ中央部に
周辺回路が設けられているために配線の長さを短くする
ことができるので、Ｒｅ遅延を小さくすることができ、
従って配線が長いことによる信号の遅延を防止すること
ができる。
出さないようにすることができるので、その分だけ半導
体装置のサイズの縮小を図ることができる。また、半導
体チップの中央部では、樹脂モールド後に常温にもどる
際に生じる半導体チップと樹脂との界面の応力が最も小
さいので、この応力によりボンディングパッドとワイヤ
ーとのボンディング部で破断が生じるのを防止すること
ができる。′：！−らは、半導体テップのほぼ中央部に
周辺回路が設けられているために配線の長さを短くする
ことができるので、Ｒｅ遅延を小さくすることができ、
従って配線が長いことによる信号の遅延を防止すること
ができる。
＠１図〜第４図に示すようは、本冥施例による樹脂封止
ＤＩＰパッケージにおいては、例えば４メガビツトのダ
イナミックＲＡＭを格成する例えばシリコンチップのよ
うな半導体チップ１が樹脂２により封止されている。符
号Ｌ□〜Ｌｒｉはリードでありて、これらのリードＬ１
〜ＬＩｍと前記半導体テップ１に設けられたボンディン
グパッドＰ８〜ｐＨとがワイヤーＷによりそれぞれボン
ディングされている。これらのリードＬ１〜ＬＩＩは、
笛６図に示すタブレスリードフレームＬＦｔ−用いて形
成されたものである。また、符号３は、例えば前記半導
体チップｌよりもわずかに大きく、かつその中央部に開
口３１が設けられている有機絶縁性被膜例えばポリイ（
ド樹脂板であって、このポリイミド樹脂板３Ｆｉ、例え
ばポリイぐド系樹脂から成る接着剤層４により前記リー
ドＬ８〜Ｌｌｌに接う−されている（第２図及び第３図
）、そして、前記半導体チップ１の素子が形成されてい
る側の光面に設けられた無機絶縁膜のバッジベージ璽ン
膜５とこのポリイミド樹脂板３とが上述と同様の接着剤
層４により接着されている。
ＤＩＰパッケージにおいては、例えば４メガビツトのダ
イナミックＲＡＭを格成する例えばシリコンチップのよ
うな半導体チップ１が樹脂２により封止されている。符
号Ｌ□〜Ｌｒｉはリードでありて、これらのリードＬ１
〜ＬＩｍと前記半導体テップ１に設けられたボンディン
グパッドＰ８〜ｐＨとがワイヤーＷによりそれぞれボン
ディングされている。これらのリードＬ１〜ＬＩＩは、
笛６図に示すタブレスリードフレームＬＦｔ−用いて形
成されたものである。また、符号３は、例えば前記半導
体チップｌよりもわずかに大きく、かつその中央部に開
口３１が設けられている有機絶縁性被膜例えばポリイ（
ド樹脂板であって、このポリイミド樹脂板３Ｆｉ、例え
ばポリイぐド系樹脂から成る接着剤層４により前記リー
ドＬ８〜Ｌｌｌに接う−されている（第２図及び第３図
）、そして、前記半導体チップ１の素子が形成されてい
る側の光面に設けられた無機絶縁膜のバッジベージ璽ン
膜５とこのポリイミド樹脂板３とが上述と同様の接着剤
層４により接着されている。
第５図に示すようは、前記半導体チップ１においては、
その中心部に周辺回路領域６が設けられ、この周辺回路
領域６の長辺に活って前記ボンディングパッドＰ、〜Ｐ
ｓａが集中的にｆ９ケられている。
その中心部に周辺回路領域６が設けられ、この周辺回路
領域６の長辺に活って前記ボンディングパッドＰ、〜Ｐ
ｓａが集中的にｆ９ケられている。
また、符号Ｍ−ＡＲＹは、メモリセルアレイである。
第１図及び第４図に示すようは、前記リードＬ。
〜Ｌ、ｉは、その先端が前記ボンディングパッドＰ。
〜Ｐ□に隣接するように股ゆられている。これによって
、既述の従来のタブレスリードフレームを用いたパッケ
ージの場合のように半導体チップからのリードのはみ出
しをなくすことができるので、その分だけパッケージの
サイズの縮小を図ることができる。このため、半導体デ
ツプ１のデツプサイズが１メガビツトのダイナミックＲ
ＡＭの場合に比べて大きくなっても、この１メガビツト
のダイナミックＲＡＭと同等のサイズのパッケージを用
いることが可能となる。また、上述のようは、。
、既述の従来のタブレスリードフレームを用いたパッケ
ージの場合のように半導体チップからのリードのはみ出
しをなくすことができるので、その分だけパッケージの
サイズの縮小を図ることができる。このため、半導体デ
ツプ１のデツプサイズが１メガビツトのダイナミックＲ
ＡＭの場合に比べて大きくなっても、この１メガビツト
のダイナミックＲＡＭと同等のサイズのパッケージを用
いることが可能となる。また、上述のようは、。
ボンディングパッドＰ１〜Ｐ１．が半導体チップ１の中
央部に設けられているため、樹脂モールド後に常温にも
どる際に半導体テップｌと樹脂２との界面に生じる応力
はこれらのボンディングパッドＰｌ−Ｐ１．の近傍では
小さい、従って、この応力により、ワイヤーＷとボンデ
ィングパッドＰ、〜ＰＩやリードＬ１〜Ｌ１８とのボン
ディング部で破断が生じるのを効果的に防止することが
できる。
央部に設けられているため、樹脂モールド後に常温にも
どる際に半導体テップｌと樹脂２との界面に生じる応力
はこれらのボンディングパッドＰｌ−Ｐ１．の近傍では
小さい、従って、この応力により、ワイヤーＷとボンデ
ィングパッドＰ、〜ＰＩやリードＬ１〜Ｌ１８とのボン
ディング部で破断が生じるのを効果的に防止することが
できる。
さらは、半導体チップ１の中心部に周辺回路６が設けら
れているため、半導体チップの短辺側の両端部に周辺回
路が設けられている既述の従来技術に比べて、この半導
体チップ１の長辺方向に溢って延びる配線の長さを短く
することができる。これによって、ＲＣ遅延による信号
の遅延を防止することかでどろので、メモリセルへのア
クセスの高速化を図ることがで鎗る。
れているため、半導体チップの短辺側の両端部に周辺回
路が設けられている既述の従来技術に比べて、この半導
体チップ１の長辺方向に溢って延びる配線の長さを短く
することができる。これによって、ＲＣ遅延による信号
の遅延を防止することかでどろので、メモリセルへのア
クセスの高速化を図ることがで鎗る。
なお、第１図及び第６図に示すようは、前記リードＬ１
＝ＬＩ＠には、樹脂２と外部空間との境界の部分に開口
Ｌａがそれぞれ設けられている。これによりて、樹脂２
と外部空間との境界部におけるこの樹脂２とリードＬ１
〜Ｌ １１との界面の面積が小さくなるので、この樹脂
２の厚さが小さ（ても、樹脂モールド後に常温にもどる
際に前記界面に生じる応力によりこの樹脂２にクラック
等が生じるのを防止することができる。
＝ＬＩ＠には、樹脂２と外部空間との境界の部分に開口
Ｌａがそれぞれ設けられている。これによりて、樹脂２
と外部空間との境界部におけるこの樹脂２とリードＬ１
〜Ｌ １１との界面の面積が小さくなるので、この樹脂
２の厚さが小さ（ても、樹脂モールド後に常温にもどる
際に前記界面に生じる応力によりこの樹脂２にクラック
等が生じるのを防止することができる。
次は、上述のように構成された本実施例による樹脂封止
ＤＩＰパッケージの製造方法の一例について説明する。
ＤＩＰパッケージの製造方法の一例について説明する。
第７図に示すようは、まずタブレスリード７し一五ＬＦ
にポリイミド樹脂板３を接着剤４により接着する。
にポリイミド樹脂板３を接着剤４により接着する。
次に第８図に示すようは、半導体テップｌの表面のパッ
ジページ璽ン膜５と前記ポリイミド樹脂板３とを接着剤
４により接着する。
ジページ璽ン膜５と前記ポリイミド樹脂板３とを接着剤
４により接着する。
次に第９図に示すようは、半導体チップｌのボンディン
グパッド（図示せず）とタブレスリードフレームＬＦと
をワイヤーＷによりボンディングする。
グパッド（図示せず）とタブレスリードフレームＬＦと
をワイヤーＷによりボンディングする。
次は、樹脂モールドを行うことにより前記半導体チップ
１．ワイヤー・Ｗ等を封止した後、前記リードフレーム
ＬＦの切断成形を行って、第１図に示すよ５に目的とす
る樹脂封止ＤＩＰパッケージを完成させる。ここでモー
ルド樹脂としては、球状の石英フィン−を７５Ｖｏ１％
配合した線膨張係数が、１．０Ｘ１０ ７℃の７エノー
ル樹脂硬化型クレゾールノボラツクエポキシ樹脂（エラ
ストマー分散系、日立化成■製）を用いた。
１．ワイヤー・Ｗ等を封止した後、前記リードフレーム
ＬＦの切断成形を行って、第１図に示すよ５に目的とす
る樹脂封止ＤＩＰパッケージを完成させる。ここでモー
ルド樹脂としては、球状の石英フィン−を７５Ｖｏ１％
配合した線膨張係数が、１．０Ｘ１０ ７℃の７エノー
ル樹脂硬化型クレゾールノボラツクエポキシ樹脂（エラ
ストマー分散系、日立化成■製）を用いた。
また、前記ポリイミド樹脂板３は、線膨張係数がＬ ２
Ｘ １０−’／”Ｃで厚さ２５μｍのボリビフエニル
系イ建ドフイルム（宇部興Ｂ■練、商品名工−ビレック
スＳ）を使用することも可能である。
Ｘ １０−’／”Ｃで厚さ２５μｍのボリビフエニル
系イ建ドフイルム（宇部興Ｂ■練、商品名工−ビレック
スＳ）を使用することも可能である。
この場合、半導体テップとイ建ドフイルムとの接着には
、弾性率５０ｋｇｆ／ｌｊｏシリコーン樹脂系接着剤（
東しシリコーンＨ＆りを用いた。さらに半導体チップと
す〒ドとの接着には、液状熱硬化性エポキシ樹脂（油化
シェル■製、商品名エビ、−）８０７／ｚビ＋、７す２
弾性＄３５０ｋＪｆ／−）を用いた。
、弾性率５０ｋｇｆ／ｌｊｏシリコーン樹脂系接着剤（
東しシリコーンＨ＆りを用いた。さらに半導体チップと
す〒ドとの接着には、液状熱硬化性エポキシ樹脂（油化
シェル■製、商品名エビ、−）８０７／ｚビ＋、７す２
弾性＄３５０ｋＪｆ／−）を用いた。
さらは、バッタページ謬ン膜５を形成し終えた半導体デ
ツプ上にポリイミド樹脂（日立化成■製。
ツプ上にポリイミド樹脂（日立化成■製。
登録商ｍＰ Ｉ Ｑ ）を形成し、その上に前述の液状
熱硬化性エポキシ樹脂を接着剤として形成し、半導体チ
ップとリードを接着した構造としてもよい。
熱硬化性エポキシ樹脂を接着剤として形成し、半導体チ
ップとリードを接着した構造としてもよい。
上述の二つの例では、半導体ウェハ状態でイ建ドフイル
ム又はポリイミド樹脂を形成し、ヒドラジンのエツチン
グ液で、スフ２イブエリア゛及びチップ中央部のボンデ
ィングパッド部をエツチングし、その後ダイシングして
半導体チップを準備し、それをリードに接着すると、リ
ードとの位置合わせが容ＡＫ行５ことができる。
ム又はポリイミド樹脂を形成し、ヒドラジンのエツチン
グ液で、スフ２イブエリア゛及びチップ中央部のボンデ
ィングパッド部をエツチングし、その後ダイシングして
半導体チップを準備し、それをリードに接着すると、リ
ードとの位置合わせが容ＡＫ行５ことができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
簀旨を逸脱しない範囲において植々変更可能であること
は言５までもない。
本発明は、前記実施例に限定されるものではなく、その
簀旨を逸脱しない範囲において植々変更可能であること
は言５までもない。
例えば、半導体チップ１内の周辺回路６及びボンディン
グパッドＰ、〜Ｐ、の配ｆは上述の実旅例に限定される
ものではない０例えば、第１Ｏ図に示すようは、半導体
チップｌの中心部に２つの周辺回路６ａ、６ｂを互いた
対向させて設け、これらの周辺回路６ｍ、６ｂの間にボ
ンディングパッドＰ１〜Ｐｊ＆を設けたり、＠１１図に
示すようは、半導体チップ１の中心部に周辺回路６を設
け、この周辺回路６の長辺及び短辺に沿りてボンディン
グパッドｐｓ−ｐｔａを設けてもよい、さらにｒｔｇｔ
ｚに示すようは、半導体チップ中心部に一列にボンディ
ングパッドＰ１〜ｐｔａを設けてもよ〜１゜ また、本発明は、ＤＩＰパッケージ以外の各種＋２）／
＜ッケージに適用することができる。さらは、本発明は
、半導体チップ１がダイチオツクＲＡＭ以外のＭＯ８Ｌ
ＳＩを構成する場合に適用することができることは勿論
、例えばバイポーラＬＳＩに適用することもできる。
グパッドＰ、〜Ｐ、の配ｆは上述の実旅例に限定される
ものではない０例えば、第１Ｏ図に示すようは、半導体
チップｌの中心部に２つの周辺回路６ａ、６ｂを互いた
対向させて設け、これらの周辺回路６ｍ、６ｂの間にボ
ンディングパッドＰ１〜Ｐｊ＆を設けたり、＠１１図に
示すようは、半導体チップ１の中心部に周辺回路６を設
け、この周辺回路６の長辺及び短辺に沿りてボンディン
グパッドｐｓ−ｐｔａを設けてもよい、さらにｒｔｇｔ
ｚに示すようは、半導体チップ中心部に一列にボンディ
ングパッドＰ１〜ｐｔａを設けてもよ〜１゜ また、本発明は、ＤＩＰパッケージ以外の各種＋２）／
＜ッケージに適用することができる。さらは、本発明は
、半導体チップ１がダイチオツクＲＡＭ以外のＭＯ８Ｌ
ＳＩを構成する場合に適用することができることは勿論
、例えばバイポーラＬＳＩに適用することもできる。
本願において開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、半導体装置のサイズの縮小を図ることができ
る。また、樹脂による応力によりボンディングパッドと
ワイヤーとのボンディング部で破断が生じるのを防止す
ることができる。さらは、配線が長いこと（よる信号の
遅延を防止することができる。
る。また、樹脂による応力によりボンディングパッドと
ワイヤーとのボンディング部で破断が生じるのを防止す
ることができる。さらは、配線が長いこと（よる信号の
遅延を防止することができる。
さらは、半導体チップとリードとの間に有機絶縁膜が存
在する為、リード側へのワイヤボンディング時に１半導
体チップのパッジページ藁ン膜にクラックが発生するの
を防止できる。
在する為、リード側へのワイヤボンディング時に１半導
体チップのパッジページ藁ン膜にクラックが発生するの
を防止できる。
第１図は、本発明の−実り例による衝脂封止ＤＩＰパッ
ケージの全体構成を示す斜視図であり、！２図及び第３
図は、それぞれ第１図のＡ、 −Ａ線及びＢ−８組に溢
りての断面図であり、第４図は、第１図に示す樹脂封止
ＤＩＰパッケージの要部を示す斜視図であり、第５図は
、第１図に示す樹脂封止ＤＩＰパッケージ中の半導体チ
ップを示す平面図、 第６図は、第１図に示す樹脂封止ＤＩＰパッケージの製
造に用いるタブレスリードフレームを示す平面図、 第７図〜第９図は、第１図に示す樹脂封止ＤＩＰパッケ
ージの製造方法の一例を工程順に説明するための断面図
、 第１０図、第１１図及び＠１２図は、本発明の変形例を
示す平面図である。 図中、１−・半導体チップ、２・・・樹脂、３・・・ポ
リイミド樹脂板、４・・・接着剤、５・・・パッジベー
ジ璽ン膜、６・・・周辺回路、Ｌｉ〜Ｌｌｉ””リード
、Ｐ。 〜Ｐ１．・・・ボンディングパッド、ＬＦ・・・タブレ
スリードフレームである。 噴 味
ケージの全体構成を示す斜視図であり、！２図及び第３
図は、それぞれ第１図のＡ、 −Ａ線及びＢ−８組に溢
りての断面図であり、第４図は、第１図に示す樹脂封止
ＤＩＰパッケージの要部を示す斜視図であり、第５図は
、第１図に示す樹脂封止ＤＩＰパッケージ中の半導体チ
ップを示す平面図、 第６図は、第１図に示す樹脂封止ＤＩＰパッケージの製
造に用いるタブレスリードフレームを示す平面図、 第７図〜第９図は、第１図に示す樹脂封止ＤＩＰパッケ
ージの製造方法の一例を工程順に説明するための断面図
、 第１０図、第１１図及び＠１２図は、本発明の変形例を
示す平面図である。 図中、１−・半導体チップ、２・・・樹脂、３・・・ポ
リイミド樹脂板、４・・・接着剤、５・・・パッジベー
ジ璽ン膜、６・・・周辺回路、Ｌｉ〜Ｌｌｉ””リード
、Ｐ。 〜Ｐ１．・・・ボンディングパッド、ＬＦ・・・タブレ
スリードフレームである。 噴 味
Claims (1)
- 【特許請求の範囲】 １、（ａ）中央部に複数のボンディングパッドを有する
長方形の半導体チップ； （ｂ）前記半導体チップ表面を被い、前記複数のボンデ
ィングパッド部に開口を有する有機絶縁性被膜； （ｃ）前記絶縁性被膜上の接着剤層； （ｄ）前記半導体チップ表面の絶縁性被膜上に前記接着
剤層を介して接着された複数のリード；（ｅ）前記複数
のボンディングパッドと前記複数のリードとを電気的に
接続する複数のワイヤ；（ｆ）前記半導体チップ及び前
記複数のリードの一部分を封止した樹脂。 とからなる半導体装置。 ２、前記ボンディングパッドは、前記半導体チップの長
辺方向に一列に配置されていることを特徴とする特許請
求の範囲第１項記載の半導体装置。 ３、前記半導体チップは、メモリセルアレイ領域と周辺
回路領域とを有し、周辺回路領域は前記半導体チップの
中央に位置することを特徴とする特許請求の範囲第１項
記載の半導体装置。 ４、前記ボンディングパッドは、周辺回路領域の周辺に
配置されていることを特徴とする特許請求の範囲第３項
記載の半導体装置。 ５、前記周辺回路領域は、二つのブロックからなり、前
記ボンディングパッドは、二つのブロックの間に配置さ
れていることを特徴とする特許請求の範囲第３項記載の
半導体装置。 ６、前記有機絶縁性被膜はポリイミド膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ７、前記有機絶縁性被膜は、ポリピフェニル系樹脂膜で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ８、（ａ）中央部に複数のボンディングパッドを有し、
ボンディングパッド部以外の部分を無機の絶縁膜で被わ
れた長方形の半導体チップ； （ｂ）前記半導体チップ上に位置し、前記複数のボンデ
ィングパッド部に開口を有する有機絶縁性被膜； （ｃ）前記有機絶縁性被膜上に位置する複数のリード； （ｄ）前記半導体チップと前記有機絶縁性被膜とを接着
する第１の接着剤層； （ｅ）前記有機絶縁性被膜と前記複数のリードとを接着
する第２の接着剤層； （ｆ）前記複数のリードと前記ボンディングパッドを電
気的に接続する複数のワイヤ； （ｇ）前記半導体チップ及び前記複数のリードの一部分
を封止した樹脂。 とからなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199857A JP2585738B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199857A JP2585738B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250438A true JPH0250438A (ja) | 1990-02-20 |
| JP2585738B2 JP2585738B2 (ja) | 1997-02-26 |
Family
ID=16414807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199857A Expired - Lifetime JP2585738B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585738B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164353A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 樹脂封止型半導体装置 |
| EP2371910A1 (en) | 2010-03-30 | 2011-10-05 | Fujifilm Corporation | Ink composition, inkjet recording method and process for producing molded printed material |
| JP2012094909A (ja) * | 2012-02-01 | 2012-05-17 | Rohm Co Ltd | 半導体集積回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPS61241959A (ja) * | 1985-04-18 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体モジユ−ル |
| JPS62296528A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 樹脂封止型半導体装置 |
| JPS63117439A (ja) * | 1986-11-05 | 1988-05-21 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-08-12 JP JP63199857A patent/JP2585738B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPS61241959A (ja) * | 1985-04-18 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体モジユ−ル |
| JPS62296528A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 樹脂封止型半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164353A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 樹脂封止型半導体装置 |
| EP2371910A1 (en) | 2010-03-30 | 2011-10-05 | Fujifilm Corporation | Ink composition, inkjet recording method and process for producing molded printed material |
| JP2012094909A (ja) * | 2012-02-01 | 2012-05-17 | Rohm Co Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2585738B2 (ja) | 1997-02-26 |
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Legal Events
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