JPH0250717A - データ入力回路 - Google Patents
データ入力回路Info
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- JPH0250717A JPH0250717A JP20225688A JP20225688A JPH0250717A JP H0250717 A JPH0250717 A JP H0250717A JP 20225688 A JP20225688 A JP 20225688A JP 20225688 A JP20225688 A JP 20225688A JP H0250717 A JPH0250717 A JP H0250717A
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- Japan
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- data
- pulse
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- 238000005259 measurement Methods 0.000 claims description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000000737 periodic effect Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 4
- 238000003708 edge detection Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009532 heart rate measurement Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子機器の可変データ入力回路に関する。
従来のパルス幅可変素子を操作することにより周期的な
パルスの幅を変化させそのパルス幅を測定することによ
り可変データを入力をする方法は、複数回データーを読
みだしてソフト的な処理をするなどしてデータの安定性
を得ていた。しかしコンピューターのパラメーターのセ
ット等、より高い信頼性を必要とする用途には不向きで
あった。
パルスの幅を変化させそのパルス幅を測定することによ
り可変データを入力をする方法は、複数回データーを読
みだしてソフト的な処理をするなどしてデータの安定性
を得ていた。しかしコンピューターのパラメーターのセ
ット等、より高い信頼性を必要とする用途には不向きで
あった。
パルス信号発生回路は通常微少なジッターがあり、又温
度特性もある。データレジスター書き込みコントロール
回路を持たないパルス幅測定回路では、ある値にと次の
値に＋１の境界値付近ではデータレジスターの値はＫに
なったりに＋１になったりして安定した値にならない。
度特性もある。データレジスター書き込みコントロール
回路を持たないパルス幅測定回路では、ある値にと次の
値に＋１の境界値付近ではデータレジスターの値はＫに
なったりに＋１になったりして安定した値にならない。
パルス幅はパルス幅可変素子により任意の値をとる為、
上記境界付近にパルス幅の測定値がなる確率が十分ある
。特にデータのビット数（精度）が多い場合は上記ジッ
ダと温度特性の影響を強く受ける。よってデータのビッ
ト数が多い場合はもちろん少ない場合でもある確率でデ
ータレジスタの値が変動し正確な値を得ることは難しい
。本発明は多くのビット数のデータを簡単なパルス発生
回路から正確に入力することをデーターレジスター書き
込みコントロール回路をパルス測定回路に付加すること
により可能とすることを目的とする。
上記境界付近にパルス幅の測定値がなる確率が十分ある
。特にデータのビット数（精度）が多い場合は上記ジッ
ダと温度特性の影響を強く受ける。よってデータのビッ
ト数が多い場合はもちろん少ない場合でもある確率でデ
ータレジスタの値が変動し正確な値を得ることは難しい
。本発明は多くのビット数のデータを簡単なパルス発生
回路から正確に入力することをデーターレジスター書き
込みコントロール回路をパルス測定回路に付加すること
により可能とすることを目的とする。
本発明によるデータ入力回路は、パルス信号幅を可変に
するパルス幅可変素子を含み、周期的な少なくとも１種
類以上のデータ入力用パルス信号（以下データパルス信
号とする）の集合からなるデータ入力信号を発生するパ
ルス信号発生回路と、前記データパルス信号幅を測定す
るために測定基本クロックにより動作する測定用カウン
ターと、前記データパルス信号幅の各々の測定結果を各
々対応して格納する少なくとも１つのデータレジスター
と、前記データパルス幅の各々の測定結果が、対応する
前記データレジスターの各々の内容と比較して一定値以
上の差があるときのみ、前記データレジスターの各々の
書き込みを行うように前記データレジスターの各々の書
き込み信号をコントロールする、データレジスター書き
込み信号コントロール回路を備えたパルス幅測定回路と
からなるこを特徴としている。
するパルス幅可変素子を含み、周期的な少なくとも１種
類以上のデータ入力用パルス信号（以下データパルス信
号とする）の集合からなるデータ入力信号を発生するパ
ルス信号発生回路と、前記データパルス信号幅を測定す
るために測定基本クロックにより動作する測定用カウン
ターと、前記データパルス信号幅の各々の測定結果を各
々対応して格納する少なくとも１つのデータレジスター
と、前記データパルス幅の各々の測定結果が、対応する
前記データレジスターの各々の内容と比較して一定値以
上の差があるときのみ、前記データレジスターの各々の
書き込みを行うように前記データレジスターの各々の書
き込み信号をコントロールする、データレジスター書き
込み信号コントロール回路を備えたパルス幅測定回路と
からなるこを特徴としている。
本発明のデータ入力回路ではあるデータパルス信号入力
があると、そのパルス幅を測定し、同時にその測定結果
と対応するデータレジスターの内容を比較する。この比
較結果により測定結果が対応するデータレジスターの内
容と十分に差があるときのみデータレジスターの書き込
みを行う。
があると、そのパルス幅を測定し、同時にその測定結果
と対応するデータレジスターの内容を比較する。この比
較結果により測定結果が対応するデータレジスターの内
容と十分に差があるときのみデータレジスターの書き込
みを行う。
以下本発明の実施例第１図について述べる。この例では
測定される周期的なパルス信号は１種類のみである。従
ってパルス発生回路１２に含まれるパルス幅可変素子１
３（ここでは可変抵抗で表現している）は１個であり、
この可変素子を変化させることにより所望のデータをデ
ータレジスター（Ｎビット、Ｎは正の整数）５に入力す
ることが出来る。第１図でのデータレジスター書き込み
コントロール回路は２．５〜１１により構成されている
。パルス発生回路１２により出力されるパルス信号は立
ち上がり検出回路３、立ち下がり検出回路４に入力する
。３．４から出力される立ち上がりと立ち下がり検出パ
ルスはカウンター１のリセットとカウンターレジスター
の書き込みクロックに入力する。カウンター１はパルス
幅を測定するための基準クロックにより動作するＭ（Ｍ
＞Ｎ。
測定される周期的なパルス信号は１種類のみである。従
ってパルス発生回路１２に含まれるパルス幅可変素子１
３（ここでは可変抵抗で表現している）は１個であり、
この可変素子を変化させることにより所望のデータをデ
ータレジスター（Ｎビット、Ｎは正の整数）５に入力す
ることが出来る。第１図でのデータレジスター書き込み
コントロール回路は２．５〜１１により構成されている
。パルス発生回路１２により出力されるパルス信号は立
ち上がり検出回路３、立ち下がり検出回路４に入力する
。３．４から出力される立ち上がりと立ち下がり検出パ
ルスはカウンター１のリセットとカウンターレジスター
の書き込みクロックに入力する。カウンター１はパルス
幅を測定するための基準クロックにより動作するＭ（Ｍ
＞Ｎ。
Ｍは正の整数）ビットのパルス幅測定カウンターである
。カウンターレジスターの出力はデータレジスター５と
７に入力される。インバーター６、加算器７、インバー
ター８、比較器９．１０により２の出力と５の出力の差
が計算され、その結果が書き込みタイミング発生回路１
１に入力される。
。カウンターレジスターの出力はデータレジスター５と
７に入力される。インバーター６、加算器７、インバー
ター８、比較器９．１０により２の出力と５の出力の差
が計算され、その結果が書き込みタイミング発生回路１
１に入力される。
ここでａはカウンターレジスターとデータレジスターの
値の差がこれ以上大きいときのみ書き込みが可能になる
、書き込み判定データである。 （ａは正の整数で、通
常２Ｍ−Ｎ＞ａである）１１はデータレジスター５の書
き込み信号を発生する。
値の差がこれ以上大きいときのみ書き込みが可能になる
、書き込み判定データである。 （ａは正の整数で、通
常２Ｍ−Ｎ＞ａである）１１はデータレジスター５の書
き込み信号を発生する。
パルス発生回路より出力されるデータパルス信号（ここ
ではデータパルス信号は１種しかなく、データ入力信号
１０４と等しい）の幅を測定しデータレジスター５に入
力する動作は以下のようである。先ずデータ入力信号１
０４がＬＯＷに立ち下がると、カウンターｌは立ち下が
り検出回路４の出力である立ち下がり検出パルス１０５
によりリセットされる。データ入力信号１０４がＬＯＷ
の間カウンターは測定用クロック１０１により動作し、
データ入力信号１０４がＬＯＷになってからの時間測定
を行う。データ入力信号１０４が立ち上がると、立ち上
がり検出回路３により立ち上がり検出パルスが出力され
その時のカウンター値がカウンターレジスター２に入力
される。カウンターレジスター２の出力はデータレジス
ター５の出力と以下のように比較される。先ず、加算器
７はカウンターレジスター２の出力１１０３（ビット）
とデータレジスター５の出力１０８（Ｎビット）の反転
値を加算する。この時Ｍ＃Ｎであるが、インバーター６
の出力はカウンタレジスター２の出力と最上位ビットを
合わせて上位方向にシフトして、下位Ｍ−Ｎビットは０
にして加算器７に入力する。加算器７の出力は（カウン
ターレジスター２の出力１０３）−（データレジスター
５の出力１０８）＋１である。比較器９は加算器７の反
転データと、 （データレジスター５の出力１０８）−
（カウンターレジスター２の出力１０３）を書き込み判
定データａと比較して、 （データレジスター５の出力
１０８）−（カウンターレジスター２の出力１０３）＞
ａの時出力が１となる。比較器１０は（カウンターレジ
スター２の出力１０３）−（データレジスター５の出力
１０８） ＋１とａ＋ １ ＋ ２ ”−’を比較しく
カウンターレジスター２の出力１０３）−（データレジ
スター５の出力１０８）＞ａ＋２”の時出力が１になる
。よって（カウンターレジスター２の出力１０３）−（
データレジスター５の出力１０８）＞ａ＋２’−’
（データレジスター５の出力１０８）−（カウンターレ
ジスター２の出力１０３）＞ａの時１１の書き込み信号
発生回路が動作しデータレジスター５にカウンターレジ
スター２の上位Ｎビットの値を書き込む。第２図にこの
動作のタイムチャートを示す。
ではデータパルス信号は１種しかなく、データ入力信号
１０４と等しい）の幅を測定しデータレジスター５に入
力する動作は以下のようである。先ずデータ入力信号１
０４がＬＯＷに立ち下がると、カウンターｌは立ち下が
り検出回路４の出力である立ち下がり検出パルス１０５
によりリセットされる。データ入力信号１０４がＬＯＷ
の間カウンターは測定用クロック１０１により動作し、
データ入力信号１０４がＬＯＷになってからの時間測定
を行う。データ入力信号１０４が立ち上がると、立ち上
がり検出回路３により立ち上がり検出パルスが出力され
その時のカウンター値がカウンターレジスター２に入力
される。カウンターレジスター２の出力はデータレジス
ター５の出力と以下のように比較される。先ず、加算器
７はカウンターレジスター２の出力１１０３（ビット）
とデータレジスター５の出力１０８（Ｎビット）の反転
値を加算する。この時Ｍ＃Ｎであるが、インバーター６
の出力はカウンタレジスター２の出力と最上位ビットを
合わせて上位方向にシフトして、下位Ｍ−Ｎビットは０
にして加算器７に入力する。加算器７の出力は（カウン
ターレジスター２の出力１０３）−（データレジスター
５の出力１０８）＋１である。比較器９は加算器７の反
転データと、 （データレジスター５の出力１０８）−
（カウンターレジスター２の出力１０３）を書き込み判
定データａと比較して、 （データレジスター５の出力
１０８）−（カウンターレジスター２の出力１０３）＞
ａの時出力が１となる。比較器１０は（カウンターレジ
スター２の出力１０３）−（データレジスター５の出力
１０８） ＋１とａ＋ １ ＋ ２ ”−’を比較しく
カウンターレジスター２の出力１０３）−（データレジ
スター５の出力１０８）＞ａ＋２”の時出力が１になる
。よって（カウンターレジスター２の出力１０３）−（
データレジスター５の出力１０８）＞ａ＋２’−’
（データレジスター５の出力１０８）−（カウンターレ
ジスター２の出力１０３）＞ａの時１１の書き込み信号
発生回路が動作しデータレジスター５にカウンターレジ
スター２の上位Ｎビットの値を書き込む。第２図にこの
動作のタイムチャートを示す。
以下実際の数値を当てはめてデータレジスター書き込み
コントロール回路の動作を説明する。先ずＭ＝６ビツト
Ｎ＝４ビットとし、ａ＝２とする。
コントロール回路の動作を説明する。先ずＭ＝６ビツト
Ｎ＝４ビットとし、ａ＝２とする。
データレジスターの値が３でデータパルス信号幅がＱＣ
（１８進）の時はデータレジスターの値３を上位に２ビ
ツトシフトした値がＱＣ（１６進）であるから、データ
レジスターの値とデータパルス信号幅が一致しており、
当然書き込みは行われない。データパルス信号幅が１２
（１６進）の時も差が８＝２＋２２であるから書き込み
は行われない。つまり１２ （１６進）より大きいか、
９より小さいときデータレジスターへの書き込みが行わ
れる。ちなみに１２ （１６進）の時は４に９の時は２
に書き換えられる。
（１８進）の時はデータレジスターの値３を上位に２ビ
ツトシフトした値がＱＣ（１６進）であるから、データ
レジスターの値とデータパルス信号幅が一致しており、
当然書き込みは行われない。データパルス信号幅が１２
（１６進）の時も差が８＝２＋２２であるから書き込み
は行われない。つまり１２ （１６進）より大きいか、
９より小さいときデータレジスターへの書き込みが行わ
れる。ちなみに１２ （１６進）の時は４に９の時は２
に書き換えられる。
第１図、第２＠において、１０１は幅測定用クロックで
、１０２はカウンターの出力（Ｎビット）で、１０３は
カウンターレジスターの出力（Ｎビット）で、１０４は
データ入力信号で、１０５は立ち下がり検出パルス信号
で、１０６は立ち上がり検出パルス信号で、１０７はデ
ータレジスター書き込み信号である。
、１０２はカウンターの出力（Ｎビット）で、１０３は
カウンターレジスターの出力（Ｎビット）で、１０４は
データ入力信号で、１０５は立ち下がり検出パルス信号
で、１０６は立ち上がり検出パルス信号で、１０７はデ
ータレジスター書き込み信号である。
の境界値で微小に変動してもデータレジスターには安定
した値が保存される。従って極普通の発信回路などのパ
ルス幅可変パルス発生回路により信頼性の高い多くのビ
ット数のデータを入力することが可能となる。又パルス
幅測定回路の部分は、すべて論理回路で構成されており
ＩＣ化がし易い。
した値が保存される。従って極普通の発信回路などのパ
ルス幅可変パルス発生回路により信頼性の高い多くのビ
ット数のデータを入力することが可能となる。又パルス
幅測定回路の部分は、すべて論理回路で構成されており
ＩＣ化がし易い。
つまりＩＣの中に集積化が可能であり多くのパラメータ
ーを自由にセ°ッ卜する必要のあるＩＣのパラメーター
の入力などに非常に有効である。
ーを自由にセ°ッ卜する必要のあるＩＣのパラメーター
の入力などに非常に有効である。
本発明の上記のデータ入力回路では、データレジスター
とデータパルス信号幅の測定結果を比較して一定値以上
の差が生じた場合のみデータレジスターの書換えを行う
ため、測定パルス幅が測定値
とデータパルス信号幅の測定結果を比較して一定値以上
の差が生じた場合のみデータレジスターの書換えを行う
ため、測定パルス幅が測定値
第１図は本発明の実施例のブロック図である。
第２図は本発明による実施例第１図の各信号のタイムチ
ャート図である。 １・・・パルス幅測定カウンター ２・・・カウンターレジスター：カウンターの値を１時
適に保存するレジスター ３・・・立ち上がり検出回路。 ４・・・立ち下がり検出回路。 ５・・・データレジスター ６・・・インバーター ７・・・加算器（Ｍビット） ８・・・インバーター ９・・・比較器、ＢＡＡの時出力が１ １０・・比較器、ＢＡＡの時出力が１ １１・・書き込み信号発生回路：データレジスターの書
き込み信号を発生する １２・・パルス信号発生回路 １３・・パルス幅可変素子 幅測定用クロック カウンターの出力（Ｍビット） カウンターレジスターの出力（Ｍピッ データ入力信号 立ち下がり検出パルス信号 立ち上がり検出パルス信号 データレジスター書き込み信号 ト） 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 化１名 （某準りｒＰｉ７） 箒２図 第１図
ャート図である。 １・・・パルス幅測定カウンター ２・・・カウンターレジスター：カウンターの値を１時
適に保存するレジスター ３・・・立ち上がり検出回路。 ４・・・立ち下がり検出回路。 ５・・・データレジスター ６・・・インバーター ７・・・加算器（Ｍビット） ８・・・インバーター ９・・・比較器、ＢＡＡの時出力が１ １０・・比較器、ＢＡＡの時出力が１ １１・・書き込み信号発生回路：データレジスターの書
き込み信号を発生する １２・・パルス信号発生回路 １３・・パルス幅可変素子 幅測定用クロック カウンターの出力（Ｍビット） カウンターレジスターの出力（Ｍピッ データ入力信号 立ち下がり検出パルス信号 立ち上がり検出パルス信号 データレジスター書き込み信号 ト） 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 化１名 （某準りｒＰｉ７） 箒２図 第１図
Claims (1)
- パルス信号幅を可変にするパルス幅可変素子を含み、
周期的な少なくとも１種類以上のデータ入力用パルス信
号（以下データパルス信号とする）の集合からなるデー
タ入力信号を発生するパルス信号発生回路と、前記デー
タパルス信号幅を測定するために測定基本クロックによ
り動作する測定用カウンターと、前記データパルス信号
幅の各々の測定結果を各々対応して格納する少なくとも
１つのデータレジスターと、前記データパルス幅の各々
の測定結果が、対応する前記データレジスターの各々の
内容と比較して一定値以上の差があるときのみ、前記デ
ータレジスターの各々の書き込みを行うように前記デー
タレジスターの各々の書き込み信号をコントロールする
、データレジスター書き込み信号コントロール回路を備
えたパルス幅測定回路とからなり、前記パルス幅可変素
子各々を操作することにより前記データレジスターの各
々に所望のデータを入力することを特徴とするデータ入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20225688A JPH0250717A (ja) | 1988-08-12 | 1988-08-12 | データ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20225688A JPH0250717A (ja) | 1988-08-12 | 1988-08-12 | データ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250717A true JPH0250717A (ja) | 1990-02-20 |
Family
ID=16454534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20225688A Pending JPH0250717A (ja) | 1988-08-12 | 1988-08-12 | データ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250717A (ja) |
-
1988
- 1988-08-12 JP JP20225688A patent/JPH0250717A/ja active Pending
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