JPH0250718A - データ入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子機器の可変データ入力回路に関する。

〔従来の技術〕

従来のパルス幅可変素子を操作することにより周期的な
パルスの幅を変化させそのパルス幅を測定することによ
り可変データを入力をする方法は、複数回データーを読
みだしてソフト的な処理をするなどしてデータの安定性
を得ていた。しかしコンピューターのパラメーターのセ
ット等、より高い信頼性を必要とする用途には不向きで
あった。

〔発明が解決しようとする課題〕

パルス信号発生回路は通常微少なジッターがあり、又温
度特性もある。データレジスター書き込みコントロール
回路を持たないパルス幅測定回路では、ある値Ｋ（Ｋは
正の整数）と次の値に＋１の境界値付近ではデータレジ
スターの値はＫになったりに＋１になったりして安定し
た値にならない。パルス幅はパルス幅可変素子により任
意の値をとる為、上記境界付近にパルス幅の測定値がな
る確率が十分ある。特にデータのビット数（精度）が多
い場合は上記ジッダと温度特性の影響を強く受ける。よ
ってデータのビット数が多い場合はもちろん少ない場合
でもある確率でデータレジスタの値が変動し正確な値を
得ることは難しい。本発明は多くのビット数のデータを
簡単なパルス発生回路から正確に入力することをデータ
ーレジスター書き込みコントロール回路をパルス測定回
路に付加することにより可能とすることを目的とする。

〔課題を解決するための手段〕 本発明によるデータ入力回路はパルス信号幅を可変にす
るパルス幅可変素子を含み、周期的な少なくとも１種類
以上のデータ入力用パルス信号の集合からなるデータ入
力信号を発生するパルス信号発生回路と、前記データパ
ルス信号幅を測定するために測定基本クロックにより動
作する測定用カウンターと、前記データパルス信号幅の
各々の測定結果を各々格納する少なくとも１つ以上のデ
ータレジスターと、前記データレジスターの各々の書き
込み信号を前記データレジスターの各々の内容と前記測
定用カウンターが一致する期間とその前後の期間マスク
する、データレジスター書き込み信号コントロール回路
を備えたパルス幅測定回路とからなる事を特徴としてい
る。

又、本発明は、前記データパルス信号群の先頭を示すヘ
ッダー信号と前記データパルス信号群からなるデータ入
力信号を、発生するデータ入力信号発生回路と、前記ヘ
ッダー信号を前記データ入力信号から検出するヘッダー
検出回路を備えたパルス幅測定回路とからなることを特
徴とする。

〔作用〕

本発明のデータ入力回路では、あるデータパルス入力が
あるとそのパルス幅を測定し、同時に測定用カウンター
とデータレジスターを比較し、測定用カウンターとデー
タレジスターの内容が一致している期間とその前後のあ
る一定期間はデータレジスター書き込み信号をマスクす
る。

〔実施例〕

以下本発明の　　−デー タ入力回路の実施例である第１図について述べる。

この実施例では測定される周期的なパルス幅は正のデー
タパルスと負のデータパルスの２種類である（言い替え
ればデータ入力信号１０５のＨＩＧＨの幅とＬＯＷの幅
である）。従ってパルス発生回路に含まれるパルス幅可
変素子（ここでは可変抵抗で表しである。）は１３．１
４の２つである。

データレジスター４．５と一致判定回路６．７は各々２
つ必要であるが、他の部分は２種類のパルス幅に対して
共用できる。ここではデータレジスター書き込み信号コ
ントロール回路は加算器３と一致判定回路６．７とマス
クタイミング発生回路８などにより構成されている。

パルス発生回路により出力される負のデータパルス信号
の幅を測定しデータレジスター４に入力する動作は以下
のようである。先ずデータ入力信号１０５がＬＯＷにた
ち下がると測定用カウンター２はリセットされる。デー
タ入力信号１０５がＬＯＷの間カウンターは測定用クロ
ック１１８により動作しデータ入力信号１０５がＬＯＷ
になってからの時間測定を行う。同時に定数１を加える
加算器３の出力１１４とデータレジスター４とを比較し
、一致するときに一致判定回路６の出力１１５が出力さ
れマスクタイミング発生回路８が動作し始める。つまり
信号１１４は測定用カウンターの出力に１を加算したも
のであるから、データレジスター４とカウンター２の値
が一致する１カウント前にマスクタイミング発生回路８
が起動するわけである。これはデータレジスター４とカ
ウンター２の値が一致している期間の前後にデータレジ
スター書き込み信号のマスクを行うためである。マスク
タイミング発生回路８は一致判定回路６の出力１１５に
より起動されデータレジスター４とカウンター２の値が
一致している期間からあ′る時間ａだけ以前にデータレ
ジスター書き込みマスク信号１１７をＬＯＷ（マスクす
る）にしデータレジスター４とカウンター２の値が再び
不一致になってからある時間す後にデータレジスター書
き込みマスク信号１１７をＨＩＧＨにする。このように
してデータレジスター４とカウンター２の値が一致して
いる期間とその前後の期間（ａ、ｂ）を含んだ期間デー
タレジスター書き込み信号をマスクする。他方データレ
ジスター書き込み信号１０９はデータ入力信号１０５の
立ち上がりを立ち上がり検出器１１により検出しタイミ
ング回路９により発生される。データレジスターの書き
込みコントロール端子に入力される信号１１１は１０９
を前記データレジスター書き込みマスク信号によりマス
クされたものである。以上の動作のタイミングチャート
を第２図に示す。正のデータパルスの幅を測定しデータ
レジスター５に入れる動作は、上記動作と同様である。

第１図、第２図において、１０１は基本クロックで、１
０２は測定用カウンターの出力で、１０３は測定用カウ
ンターのリセット信号で、１０４は前段カウンターの出
力で、１０５はデータ入力信号で、１０６は立ち下がり
検出パルス信号で、１０７は立ち上がり検出パルス信号
で、１０８はデータレジスター書き込み信号（ＨＩＧＨ
パルス幅）で、１０９はデータレジスター書き込・み信
号（ＬＯＷパルス幅）で、１１０はマスクされたデータ
レジスター書き込み信号（ＨＩＧＨパルス幅）で、１１
１はマスクされたデータレジスター書き込み信号（ＬＯ
Ｗパルス幅）で、１１２はデータレジスター４の出力で
、１１３はデータレジスター５の出力で、１１４は測定
用カウンター２の出力に１を加算したもので、１１５は
一致判定回路６のＡ入力とＢ入力が等しいことを示す信
号で、１１６は一致判定回路７のＡ入力とＢ入力が等し
いことを示す信号で、１１７はデータレジスター書き込
み信号のマスク信号で、１１８は測定用クロックである
。

次に本発明の請求項２記載の修シ巻ε勃俄データ入力回
路の実施例である第３図に付いて述べる。

この実施例では測定されるデータパルスの数はＮ（Ｎは
２以上の整数）であり、パルス幅可変素子とデータレジ
スターの数もＮである。

実施例第１図では主にヘッダー検出回路５１１とデータ
カウンター５１２が付加されて、データレジスターと一
致判定回路とパルス幅可変素子がＮになっている点の２
点だけである。

パルス発生回路から出力されるＮ種類のデータパルスの
パルス幅を測定しＮ個のデータレジスターに入力する動
作は以下のようである。ヘッダー検出回路によりデータ
入力信号６１０中のデータパルスの最初を示すヘッダー
信号を見つけデータカウンター５１２をリセットする。

データカウンターは立ち上がり検出パルスと立ち上がり
検出パルスが入力する毎にカウントアツプされデータパ
ルスの順番を示す。つまりデータパルスを入力する毎に
カウントアツプされ、最初のデータパルスの時のデータ
カウンター５１２の出力が０であり最後のデータパルス
の時はＮ−１である。タイミング回路５０８はデータカ
ウンター５１２の出力６１３に従ってデータパルスの順
番に対応したデータレジスターや一致判定回路等を選択
し各データレジスター書き込み信号をコントロールする
。ヘッダー信号の形は多種考えられるが最も簡単なもの
として、データパルスの最小のパルス幅より十分に短い
パルス幅を採用する方法とデータパルスの最大パルス幅
より十分に長いパルス幅を採用する方法がある。第４図
と第５図にデータパルスより十分短いパルス幅の信号を
ヘッダーにした場合と十分長いパルス幅の信号をヘッダ
ーにした場合のデータ入力信号をしめす。６１０ａは本
発明による実施例２のデータパルスより十分短いパルス
幅の信号をヘッダーにした場合のデータ入力信号であり
６１０ｂはデータパルスより十分長いパルス幅の信号を
ヘッダーにした場合のデータ入力信である。７０１．８
０１はヘッダー信号で、７０２．８０２は最初のデータ
パルス信号で、７０４．８０４は最後のデータパルスを
示す。

第３図において、６０１は基本クロックで、６０２は測
定用クロックで、６０３は測定用カウンターの出力で、
６０４は測定用カウンターのリセット信号で、６０５は
測定用カウンター２の出力に１を加算したもので、６０
６はデータレジスター４の出力で、６０７はデータレジ
スター５の出力で、６０８は一致判定回路６のＡ入力と
Ｂ入力が等しいことを示す信号で、６０゛９は一致判定
回路７のＡ入力とＢ入力が等しいことを示す信号で、６
１０はデータ入力信号で、６１１はヘッダーを検出した
ことを示すパルスで、６１２は立ち上がり検出パルス信
号と立ち下がり検出パルスの論理和信号で、６１３はデ
ータカウンター１２の出力で、６１４はデータレジスタ
ー４の書き込み信号で、６１５はデータレジスター５の
書き込み信号である。

〔発明の効果〕

本発明の上記のデータ入力回路では、データレジスター
がある値Ｍに初めて書き換えられたときのパルス幅はカ
ウンターがある値Ｍ（Ｍは正の整数）になっている期間
内に入っており、それを他の値に書き換えるには、その
前後の期間（ａ、ｂ）とカウンターがある値Ｍになって
いる期間を外れた値にデータパルス信号の幅がならなけ
ればならない。よって微少なパルス幅の変化によりデー
タレジスターの値が変わることが無い。従って極普通の
発信回路などのパルス幅可変パルス発生回路により信頼
性の高い多くのビット数のデータを入力することが可能
となる。実施例２ではデータ入力信号のヘッダー信号に
よりデータパルス群の先頭を知る事により多数の可変デ
ータの入力が可能となっている。又パルス幅測定回路の
部分は、すべて論理回路で構成されておりＩＣ化がし易
い。つまりＩＣの中に集積化が可能であり多くのパラメ
ーターを自由にセットする必要のあるＩＣのパラメータ
ーの入力などに非常に有効である。

【図面の簡単な説明】

第１図は本発明の特許請求の範囲第１項記載のデータ入
力回路の実施例のプロッタ図である。 第２図は本発明による第１図の各信号のタイムチャート
図である。 第３図は本発明の特許請求の範囲第２項記載のデータ入
力回路の実施例のブロック図。 第４図は本発明による第３図の６１０信号の実施例のタ
イムチャート図である。 第５図は本発明による第３図の６１０信号の実施例のタ
イムチャート図である。 １・・前段カウンター ２・・・パルス幅測定カウンター ３・・・定数１を加える加算器 ４．５・・データレジスター ６．７・・一致判定回路 ８・・・マスクタイミング発生回路 ９・・・タイミング回路 １０・・立ち下がり検出回路 １１・・立ち上がり検出回路 １２・・パルス信号発生回路 １３．１４・・パルス幅可変素子 ５０１・・前段カウンター ５０２・・・パルス幅測定カウンター ５０３・・・１を加える加算器 ５０４．５０５・・データレジスター ５０６．５０７・・一致判定回路 ５０８・　・タイミング回路 ５０９・・・立ち下がり検出回路 １０　・ １１　・ １２　・ １３　・ １４、 立ち上がり検出回路 ヘッダー検出回路 データカウンター パルス信号発生回路 １５・・パルス幅可変素子 以上 出願人　セイコーエプソン株式会社 代理人弁理士　鈴木喜三部　他−名 （基準フロック） −づ←−−−−−月一一 第２０ 第１図 第３図 Ｎ４図 第５図

Claims (2)

【特許請求の範囲】
1. （１）パルス信号幅を可変にするパルス幅可変素子を含
   み、周期的な少なくとも１種類以上のデータ入力用パル
   ス信号（以下データパルス信号とする）の集合からなる
   データ入力信号を発生するパルス信号発生回路と、前記
   データパルス信号幅を測定するために測定基本クロック
   により動作する測定用カウンターと、前記データパルス
   信号幅の各々の測定結果を各々格納する少なくとも１つ
   以上のデータレジスターと、前記データレジスターの各
   々の書き込み信号を前記データレジスターの各々の内容
   と前記測定用カウンターが一致する期間とその前後の期
   間マスクする、データレジスター書き込み信号コントロ
   ール回路を備えたパルス幅測定回路とからなり、前記パ
   ルス幅可変素子の各々を操作することにより前記データ
   レジスターの各々に所望のデータを入力することを特徴
   とするデータ入力回路。
2. （２）前記データパルス信号群の先頭を示すヘッダー信
   号と前記データパルス信号群からなるデータ入力信号を
   、発生するデータ入力信号発生回路と、前記ヘッダー信
   号を前記データ入力信号から検出するヘッダー検出回路
   を備えたパルス幅測定回路とからなることを特徴とする
   請求項１記載のデータ入力回路。