JPH04367034A - 割り込み制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルコンピュータ
やマイクロプロセッサの割り込み制御装置に関するもの
である。

【０００２】

【従来の技術】従来、ディジタルコンピュータやマイク
ロプロセッサにおいては、割り込み制御装置が割り込み
を受け付けると、中央演算処理装置（以下、ＣＰＵとい
う）において現在実行中の命令の完了直後に、命令実行
制御が割り込みアドレスに移されていた。命令実行制御
を割り込みアドレスに移すとき、割り込み処理終了後に
実行すべき命令のアドレス（以下、割り込みの戻りアド
レスという）はプログラムカウンタスタック（以下、Ｐ
Ｃスタックという）にプッシュされる。また、割り込み
処理終了後にはＰＣスタックから割り込みの戻りアドレ
スがプログラムカウンタ（以下、ＰＣという）にポップ
される。

【０００３】ＣＰＵにおける命令実行に関してＰＣスタ
ックのポップとプッシュを伴うものがある。その例とし
てＣＡＬＬ命令やＲＥＴＵＲＮ命令がある。ＣＡＬＬ命
令の実行においては、命令実行制御をＣＡＬＬ命令が示
すサブルーチンの先頭アドレスに移すためサブルーチン
処理終了後に実行すべき命令のアドレス（以下、サブル
ーチンの戻りアドレスという）をＰＣスタックにプッシ
ュする。ＲＥＴＵＲＮ命令では、反対にサブルーチンの
戻りアドレスをＰＣスタックからＰＣへポップする。

【０００４】近年のディジタルコンピュータやマイクロ
プロセッサでは命令のフェッチから実行までが高度にパ
イプライン化されている。この中で特にＲＩＳＣ（Ｒｅ
ｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎ　　Ｓｅｔ　　Ｐｒ
ｏｃｅｓｓｏｒ）　プロセッサでは１命令当たりの命令
実行サイクルはほぼ１に近づいている。この結果、ＰＣ
スタックの処理を伴うこれらの命令がフェッチされてか
ら命令が実行されＰＣスタックのポップとプッシュが起
こるまでには、１クロックサイクルから数クロックサイ
クルのずれが存在する。一方割り込み処理に伴うＰＣス
タックのポップとプッシュは、それぞれ割り込みアドレ
スのフェッチあるいは割り込みの戻りアドレスのフェッ
チと同一のサイクルで行われる。そこで、ＰＣスタック
の処理を伴う命令の直後あるいは数クロックサイクル以
内に割り込みが受け付けられた場合、ＰＣスタックのプ
ッシュ及びポップに関して不都合が生じる。この具体例
を以下に説明する。

【０００５】図４及び図５は不都合が生じる例をタイミ
ングチャートにより図示したものである。図４において
、ＣＰＵはサイクル（ｎ＋１）でＣＡＬＬ命令に対する
命令アドレスを発し、命令レジスタはサイクル（ｎ＋２
）でＣＡＬＬ命令を取り込んでいる。ＣＡＬＬ命令の実
行に伴いサイクル（ｎ＋３）でＰＣスタックへのプッシ
ュが起こる。ところが、サイクル（ｎ＋３）で割り込み
を受け付けた場合割り込みの戻りアドレスを同一サイク
ルでＰＣスタックへプッシュする必要があり、ＣＡＬＬ
命令によるＰＣスタックへのプッシュと重なってしまう
。そこでこのような場合には、割り込み受け付けによる
ＰＣスタックへの戻りアドレスのプッシュを１クロック
ずらす必要がある図５においては、ＣＰＵはサイクル（
ｎ＋２）でＣＡＬＬ命令に対する命令アドレス“３”を
発し、命令レジスタはサイクル（ｎ＋３）でＣＡＬＬ命
令を取り込んでいる。ＣＡＬＬ命令の実行に伴いサイク
ル（ｎ＋４）でＰＣスタックへのプッシュが起こり、サ
ブルーチンからの戻りアドレスとしてアドレス“４”が
スタックされる。ところが、サイクル（ｎ＋３）で割り
込みを受け付けたためにサイクル（ｎ＋３）で割り込み
の戻りアドレス“Ａ＋１”がＰＣスタックへプッシュさ
れる。このように順序が逆になるため混乱が起こる。 すなわち、割り込みの戻りアドレスとして最後にＰＣス
タックにプッシュされたアドレス“４”がポップされて
用いられるために、ＣＰＵは割り込み処理終了後ＣＡＬ
Ｌ命令により呼ばれたサブルーチンを実行することなく
アドレス“４”のＣＡＬＬ命令の次命令から実行を再開
してしまう。また、サイクル（ｎ＋３）でＰＣスタック
にプッシュされたアドレスはポップされることなくＰＣ
スタックに残ってしまう。そこで、このような場合には
、割り込み受け付けによるＰＣスタックへの戻りアドレ
スのプッシュとサブルーチンアドレスＡのＰＣスタック
へのプッシュの順を入れ換えて、割り込み処理終了後の
命令処理の順序が予定どうりに行なわれるように調整す
る必要がある。

【０００６】上であげた２つの例はほんの一部分であっ
て、このように割り込みとの組み合せによって不都合を
起こす可能性を持つ命令は外にも多く考えられる。これ
らの命令は主にプログラムの実行制御に関するものであ
る。そこで、従来技術においては、割り込み制御のため
に図６に示すような回路構成が用いられていた。図６に
おいて、３はＰＣスタック、５は第２のマルチプレクサ
、６はＰＣ、１０は割り込み調整回路、１１はＰＣスタ
ックの制御回路、１３は第３のマルチプレクサ、１４は
バッファ回路、１７はインクリメンタである。

【０００７】割り込み調整回路１０はデコード回路から
入力される様々なデコード信号と割り込み受付信号とに
よりＰＣスタックにプッシュすべきアドレスの順番を調
整する。割り込み調整回路１０は、次のサイクルでどこ
から入力されるアドレスをＰＣスタックにプッシュする
か、あるいはＰＣスタックをポップするかを示す信号を
制御回路１１に出力する。制御回路１１は割り込み調整
回路１０からの入力によってＰＣスタックを直接制御す
る。制御回路１１はＰＣスタックに対してＰＣスタック
をプッシュするように指示する信号とＰＣスタックをポ
ップするように指示する信号とを出力する。また、制御
回路１１は第３のマルチプレクサ１３に対して選択信号
を出力する。

【０００８】バッファ回路１４は、ＰＣスタックにプッ
シュすべきアドレスを様々な回路から入力し要求される
期間保持しておく。バッファ回路１４に入力されるアド
レスの例としてインクリメンタ１７から入力されるアド
レス、割り込みアドレス、ＪＵＭＰ命令を実行した時の
ジャンプアドレス、ＣＡＬＬ命令を実行した時のサブル
ーチンアドレスなどがある。第３のマルチプレクサ１３
は、制御回路１１から出力される選択信号によって、バ
ッファ回路１４から出力される様々なアドレスを選択し
出力する。ＰＣスタック３は、制御回路１１からのプッ
シュ信号により第３のマルチプレクサ１３から入力され
るアドレスをスタックにプッシュする。また、ＰＣスタ
ック３は制御回路１１からのポップ信号によりスタック
からアドレスをポップして出力する。第２のマルチプレ
クサ５は、ＰＣスタック３から入力されるアドレスやそ
の他のアドレスを入力し、選択信号の値により１つを選
択して出力する。ＰＣ６は第２のマルチプレクサ５を介
して入力される命令アドレスを入力する。インクリメン
タ１７はＰＣから値を入力し１を加えて出力する。

【０００９】

【発明が解決しようとする課題】以上で説明した実行中
のあらゆる種類の命令の完了直後に割り込みを受け付け
るという方法では、ＰＣスタックのプッシュあるいはポ
ップを伴う命令の実行と割り込みの受付が重なったり、
連続的に起こったりすることによる不都合を回避する必
要がある。この不都合を回避するために図６の割り込み
調整回路１０、バッファ回路１４等を付加する必要があ
り、また、ＰＣスタックにプッシュすべきアドレスの候
補の数が増えるために、マルチプレクサ１３やバッファ
回路１４が大型化し、特にパイプラインの段数が多い場
合バッファ回路１４におけるバッファの段数も多くする
必要があるために大型化するという問題がある。

【００１０】さらに、バッファ回路１４の出力のタイミ
ング、制御回路１１からのプッシュ信号及びポップ信号
のタイミング等を図る必要があるために回路が複雑にな
るという問題もある。従って、本発明の目的は、ＰＣス
タックのプッシュあるいはポップを伴う命令の実行と割
り込みの受付が重なったり、連続的に起こったりするこ
とによる不都合を回避する設計の容易な、小型の割り込
み制御装置を提供することである。

【００１１】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、割り込み受け付けを遅らせる手段と、
割り込み受け付けと同時にデコード中のプッシュ又はポ
ップを伴う命令の実行を割り込み処理終了後に実行する
手段とを備える。

【００１２】

【実施例】以下、本発明の割り込み制御装置の実施例を
図面に基づいて詳細に説明する。図１は、本発明による
割り込み制御装置のブロック図である。図１において、
１は割り込み遅延回路、２はＰＣスタックの制御回路、
３はＰＣスタック、４は第１のマルチプレクサ、５は第
２のマルチプレクサ、６はＰＣ、７はインクリメンタ／
デクリメンタ、８はデコード回路である。

【００１３】割り込み遅延回路１は、デコード回路８か
ら入力される様々なデコード信号と割り込み要求信号と
を入力し、割り込み受付信号を生成して出力する。制御
回路２は、デコード回路８から入力される様々なデコー
ド信号と割り込み受付信号を入力して、ＰＣスタック３
、第１のマルチプレクサ４及び第２のマルチプレクサ５
の制御信号をつくる。ＰＣスタック３は、制御回路２か
ら入力されるプッシュ信号とポップ信号の値により入力
されるアドレスをスタックにプッシュしたり、スタック
上のデータをポップしたりする。

【００１４】第１のマルチプレクサ４は、ループアドレ
ス、ＣＡＬＬアドレス（サブルーチンアドレス）、イン
クリメンタ／デクリメンタ７の出力を入力し、１つを選
択して出力する。第２のマルチプレクサ５は、ＰＣスタ
ック３の出力やその他のアドレスを入力し、１つを選択
して出力する。ＰＣ６は、第２のマルチプレクサのから
値を入力し、１サイクル値を保持する。インクリメンタ
／デクリメンタ７は、ＰＣ６から値を入力し、デコード
回路８の出力するインクリメント／デクリメント選択信
号により値を１増やすか、又は１減らすかして出力する
。デコード回路８は、命令レジスタの内容を入力し、命
令をデコードしてＪＵＭＰ命令、ＣＡＬＬ命令等様々な
デコード信号を出力する。また、デコード回路８は割り
込み遅延回路１から割り込み受付信号を入力する。

【００１５】割り込み遅延回路１における割り込み遅延
の方法について説明する。例えば、図４のように、ＣＡ
ＬＬ命令のデコードの１サイクル後に割り込みを受け付
けることによりＰＣスタックへのプッシュが重なるとい
う不都合を解消するためには、ＣＡＬＬ命令のデコード
の１サイクル後に割り込みを受け付けを禁止する。図２
は本発明の割り込み制御装置に用いられる割り込み遅延
回路１の内部回路図である。図２において１ａ、１ｂ、
１ｃ、１ｄはそれぞれ第１ラッチ回路、第２のラッチ回
路、第３のラッチ回路、第４のラッチ回路である。１ｅ
はＯＲ回路、１ｆはＡＮＤ回路である。ラッチ回路１ａ
〜１ｄは入力信号を１クロックサイクル遅らせて出力す
る。ＮＯＲ回路１ｅはラッチ回路１、ラッチ回路２、ラ
ッチ回路４等の入力信号の論理ＮＯＲをとって出力する
。ＡＮＤ回路１ｆはＮＯＲ回路１ｅと割り込み要求信号
の論理ＡＮＤをとって出力する。従って、デコード回路
から入力されるＣＡＬＬ命令のデコード信号は、ラッチ
回路１ａにより１クロックサイクル遅らされ、ＡＮＤ回
路１ｆによりＣＡＬＬ命令実行中の割り込み受付信号を
禁止する。

【００１６】このように、命令のデコード信号より１ク
ロックサイクル後の実行サイクル中に割り込み受付信号
を禁止して割り込みを１クロックサイクル遅らせるため
に、ラッチ回路１ａやラッチ回路１ｂなどの出力信号が
用いられる。また、命令のデコード信号より２クロック
サイクル後に割り込み受付信号を禁止するためには第３
のラッチ回路１ｃと第４のラッチ回路１ｄのように２段
に接続されたラッチ回路の出力信号を用いる。

【００１７】次に、割り込み受け付けと同時にデコード
中の命令の実行を割り込み処理終了後に実行する機能に
ついて説明する。この機能はデコード回路において実現
される。図３は本発明の割り込み制御装置に用いられる
デコード回路８の内部回路図を示す。図３において、８
ａはプリデコード回路、８ｂはインバータ回路、８ｃ〜
８ｅはＡＮＤ回路、８ｆはＯＲ回路、８ｇはＡＮＤ回路
、８ｈはラッチ回路である。

【００１８】プリデコード回路８ａは、通常のデコード
回路であって、命令レジスタの内容を入力し、各種の命
令をデコードして出力する。インバータ回路８ｂは割り
込み受付信号を入力し、値を反転して出力する。ＡＮＤ
回路８ｃ、８ｄ、８ｅはプリデコード回路の出力とイン
バータ８ｂの出力の論理ＡＮＤをとって出力する。ＯＲ
回路８ｆはＡＮＤ回路８ｃ〜８ｅに入力されるプリデコ
ード回路８ａの出力すべての論理ＯＲをとって出力する
。ＡＮＤ回路８ｇは割り込み受付信号とＯＲ回路８ｆの
出力を入力し、論理ＡＮＤをとって出力する。ラッチ回
路８ｈはＡＮＤ回路８ｇの出力を入力し、１クロックサ
イクル遅らせて出力する。

【００１９】図３における回路の目的は、プリデコード
回路８ａにおいてデコードされた各種の命令のうち一部
の命令割り込み受け付け時に無効化し、割り込みを先に
行ないその後にＰＣスタックのプッシュとポップを伴う
命令を実行することである。これらの命令には、例えば
、ＣＡＬＬ命令やＲＥＴＵＲＮ命令が該当する。この機
能により図５に示したように割り込み受付の後に命令を
実行することによる不都合を解消することができる。 またＡＮＤ回路８ｇとラッチ回路８ｈは、割り込み処理
終了の後に割り込み受け付け時に無効化された命令から
再実行するためのものである。ＡＮＤ回路８ｇはインク
リメンタ／デクリメンタ７の選択信号となり、出力が１
のときデクリメンタを選択する。従って、割り込みによ
りＰＣスタックにプッシュされる命令アドレスは割り込
み受け付け時に無効化された命令そのもののアドレスで
ある。ラッチ回路８ｈは割り込み受け付け時にいずれか
の命令が無効化された場合、その次命令も同様に無効化
するためのものである。ラッチ回路８ｈの出力が１のと
き、プリデコード回路８ａは出力すべてを０にする。

【００２０】従って、図４及び図５のタイミングチャー
トはそれぞれ本発明の実施例により図７及び図８のよう
になる。

【００２１】

【発明の効果】以上説明したように本発明によれば、従
来、実行中のあらゆる種類の命令の完了直後に割り込み
を受け付けるという方法を用いたため大型化していたＰ
Ｃスタック周辺の回路を、割り込み受け付けを遅らせる
構成と割り込み受け付けと同時にデコード中の命令の実
行を割り込み処理終了後に実行する構成とを備えること
により小型化できるという利点がある。

【００２２】すなわち、本願発明の実施例を示す図１と
従来の実施例を示す図６とを比較すると、図１は、図２
に示す割り込み遅延回路、図３に示すデコード回路及び
インクリメンタ／デクリメンタ７を備えるのに対し、図
６は、割り込み調整回路１０、バッファ回路１４、及び
第３のマルチプレクサ１３を備えている。このうち、特
に、バッファ回路１４と第３のマルチプレクサ１３は、
アドレス分のビット幅をもつため大型にならざらぬをえ
ない。従って、本願発明では従来例のバッファ回路及び
第３のマルチプレクサに相当するものを有しないので、
小型化することができる。

【００２３】また、回路構成が簡単になるため設計も容
易になる利点もある。更に、回路が小型で、かつ、簡単
になるため生産性が向上するという利点がある。

【図面の簡単な説明】

【図１】本発明による割り込み制御装置のブロック図で
ある。

【図２】本発明の割り込み制御装置に用いられる割り込
み遅延回路の内部回路図である。

【図３】本発明の割り込み制御装置に用いられるデコー
ド回路の内部回路図である。

【図４】従来技術においてＰＣスタックへのプッシュが
重なる場合を示すタイミングチャートである。

【図５】従来技術においてＰＣスタックへのプッシュに
よる混乱を示すタイミングチャートである。

【図６】従来技術における割り込み制御回路のブロック
図である。

【図７】本発明の実施例による割り込み遅延のタイミン
グチャートである。

【図８】本発明の実施例による命令無効化のタイミング
チャートである。

【符号の説明】

１　　割り込み遅延回路、 ２　　ＰＣスタックの制御回路、 ３　　ＰＣスタック、 ４　　第１のマルチプレクサ、 ５　　第２のマルチプレクサ、 ６　　ＰＣ、 ７　　インクリメンタ／デクリメンタ、８　　デコード
回路、 １０　　割り込み調整回路、 １１　　ＰＣスタックの制御回路、 １３　　第３のマルチプレクサ、 １４　　バッファ回路、 １７　　インクリメンタ、 １ａ　　第１のラッチ回路、 １ｂ　　第２のラッチ回路、 １ｃ　　第３のラッチ回路、 １ｄ　　第４のラッチ回路、 １ｅ　　ＮＯＲ回路、 １ｆ　　ＡＮＤ回路、 ８ａ　　プリデコード回路、 ８ｂ　　インバータ回路、 ８ｃ〜８ｅ　　ＡＮＤ回路、 ８ｆ　　ＯＲ回路、 ８ｇ　　ＡＮＤ回路、 ８ｈ　　ラッチ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　割り込み受け付けを遅らせる手段と、
   割り込み受け付けと同時にデコード中のプッシュ又はポ
   ップを伴う命令の実行を割り込み処理終了後に実行する
   手段とを備えることを特徴とする割り込み制御装置。