JPH0251128A - シリコン薄膜トランジスタアレイの保持容量 - Google Patents
シリコン薄膜トランジスタアレイの保持容量Info
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- JPH0251128A JPH0251128A JP63201447A JP20144788A JPH0251128A JP H0251128 A JPH0251128 A JP H0251128A JP 63201447 A JP63201447 A JP 63201447A JP 20144788 A JP20144788 A JP 20144788A JP H0251128 A JPH0251128 A JP H0251128A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 72
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 72
- 239000010703 silicon Substances 0.000 title claims abstract description 72
- 239000010409 thin film Substances 0.000 title claims abstract description 17
- 239000003990 capacitor Substances 0.000 title claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 abstract description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アクティブマトリクス型液晶表示器に用いら
れるシリコン薄膜トランジスタアレイの保持容量に関す
るものである。
れるシリコン薄膜トランジスタアレイの保持容量に関す
るものである。
［従来の技術］
各画素ごとにスイッチング素子を設けたアクティブマト
リクス型液晶表示器は、原理的に液晶層をスタティック
駆動することができ、すぐれた表示品質を得ることがき
る。
リクス型液晶表示器は、原理的に液晶層をスタティック
駆動することができ、すぐれた表示品質を得ることがき
る。
上記スイッチング素子としては、シリコン薄膜トランジ
スタが広く用いられている。
スタが広く用いられている。
ところで、上記シリコン薄膜トランジスタを用いたアク
ティブマトリクス型液晶表示器では、上記薄膜トランジ
スタのオフ時におけるリーク電流による液晶層に印加さ
れる電圧の低下を抑えるため、液晶層と並列に保持容量
を設ける必要がある。
ティブマトリクス型液晶表示器では、上記薄膜トランジ
スタのオフ時におけるリーク電流による液晶層に印加さ
れる電圧の低下を抑えるため、液晶層と並列に保持容量
を設ける必要がある。
上記保持容量は、製造工程を簡略化できることから、一
方の電極にシリコン薄膜トランジスタのゲート電極を連
結するゲート配線を用い、他方の電極にシリコン薄膜ト
ランジスタのドレイン電極に接続された画素電極を用い
たものが従来より提案されている。
方の電極にシリコン薄膜トランジスタのゲート電極を連
結するゲート配線を用い、他方の電極にシリコン薄膜ト
ランジスタのドレイン電極に接続された画素電極を用い
たものが従来より提案されている。
、第８図および第９図はシリコン薄膜トランジスタアレ
イにおける上記構造を有する保持容量を示したものであ
る。
イにおける上記構造を有する保持容量を示したものであ
る。
同図において、１は絶縁性基板、２はゲート配線、３は
第１の絶縁層、７は画素電極であり、上記ゲート配線２
と画素電極７との間に上記第１の絶縁層をはさんで保持
容量を形成している。
第１の絶縁層、７は画素電極であり、上記ゲート配線２
と画素電極７との間に上記第１の絶縁層をはさんで保持
容量を形成している。
［解決しようとする課８］
上記従来例では、上記ゲート配線２の端部における段差
により画素電極が断線することがあり、製造歩留りを低
下させるという問題があった。
により画素電極が断線することがあり、製造歩留りを低
下させるという問題があった。
本発明は上記従来の課題に対してなされたものであり、
ゲート配線の端部における段差での画素電極の断線を低
減するシリコン薄膜トランジスタアレイの保持容量を提
供することを目的として（する。
ゲート配線の端部における段差での画素電極の断線を低
減するシリコン薄膜トランジスタアレイの保持容量を提
供することを目的として（する。
［課題を解決するための手段］
本発明は、絶縁性基板上に形成されたゲート配線と、上
記ゲート配線を含む上記絶縁性基板」二番こ形成された
第１の絶縁層と、上記第１の絶縁層上に上記ゲート配線
を横切るように形成された不純物シリコン層と、上記不
純物シリコン層上、または上記不純物シリコン層と上記
第１の絶縁層上（こ形成された真性シリコン層と、上記
真性シリコン層上に形成された第２の絶縁層と、上記不
純物シリコン層上の少なくとも一部に接続された画素電
極、とを有することを特徴とするシリコン薄膜トランジ
スタアレイの保持容量により、上記目的を達成するもの
である。
記ゲート配線を含む上記絶縁性基板」二番こ形成された
第１の絶縁層と、上記第１の絶縁層上に上記ゲート配線
を横切るように形成された不純物シリコン層と、上記不
純物シリコン層上、または上記不純物シリコン層と上記
第１の絶縁層上（こ形成された真性シリコン層と、上記
真性シリコン層上に形成された第２の絶縁層と、上記不
純物シリコン層上の少なくとも一部に接続された画素電
極、とを有することを特徴とするシリコン薄膜トランジ
スタアレイの保持容量により、上記目的を達成するもの
である。
また本発明では、絶縁性基板上に形成されたゲート配線
と、上記ゲート配線を含む上記絶縁性基板上に形成され
た第１の絶縁層と、上記第１の絶縁層上に上記ゲート配
線を横切るように形成された不純物シリコン層と、上記
不純物シリコン層上の少なくとも一部に接続された画素
電極、とを有する特徴とするシリコン薄膜トランジスタ
の保持容量によっても、上記目的を達成することがきる
。
と、上記ゲート配線を含む上記絶縁性基板上に形成され
た第１の絶縁層と、上記第１の絶縁層上に上記ゲート配
線を横切るように形成された不純物シリコン層と、上記
不純物シリコン層上の少なくとも一部に接続された画素
電極、とを有する特徴とするシリコン薄膜トランジスタ
の保持容量によっても、上記目的を達成することがきる
。
［実施例］
以下、図面に基き本発明における実施例の説明を行う。
実施例１
第１図および第２図は、本発明における第１の実施例を
示したものである。
示したものである。
同図において、１は絶縁性基板、２はＣｒ（クロム）を
用いたゲート配線（厚さ２５０ナノメータ）、３は窒化
シリコンまたは酸化シリコンを用いた第１の絶縁層（厚
さ３００ナノメータ）、４は非晶質シリコン中にＰ（リ
ン）等の不純物を含み、導電性を有する不純物シリコン
層（厚さ１５０ナノメータ）、５は不純物をほとんど含
まない非晶質シリコンを用いた真性シリコン層（厚さ５
０ナノメータ）、６は窒化シリコンまたは酸化シリコン
を用いた第２の絶縁層（厚さ１５０ナノメータ）、７は
ＩＴＯ（インジウム ティン オキサイド）を用いた画
素電極（厚さ２００ナノメータ）である。
用いたゲート配線（厚さ２５０ナノメータ）、３は窒化
シリコンまたは酸化シリコンを用いた第１の絶縁層（厚
さ３００ナノメータ）、４は非晶質シリコン中にＰ（リ
ン）等の不純物を含み、導電性を有する不純物シリコン
層（厚さ１５０ナノメータ）、５は不純物をほとんど含
まない非晶質シリコンを用いた真性シリコン層（厚さ５
０ナノメータ）、６は窒化シリコンまたは酸化シリコン
を用いた第２の絶縁層（厚さ１５０ナノメータ）、７は
ＩＴＯ（インジウム ティン オキサイド）を用いた画
素電極（厚さ２００ナノメータ）である。
上記保持容量を得るための製造工程は以下の通りである
。
。
（ａ）絶縁性基板１上にゲート配線２を形成する。
（ｂ）上記ゲート配線２が形成された上記絶縁性基板１
上に第１の絶縁層３を形成し、さらに上記ゲート配線２
を横切るように不純物シリコン層４を形成する。
上に第１の絶縁層３を形成し、さらに上記ゲート配線２
を横切るように不純物シリコン層４を形成する。
（ｃ）上記第１の絶縁層３および不純物シリコン層４上
に真性シリコン層５および第２の絶縁層６を順次被着し
、上記第２の絶縁層６をバターニングし、さらに真性シ
リコン層５をドライエツチング法によりバターニングす
る。なお、上記真性シリコン層５をバターニングすると
きに、上記バターニングされた第２の絶縁層６が形成さ
れていない部分の不純物シリコン層４も同時にエツチン
グし、この部分の不純物シリコン層４の厚さを５０ない
し１００ナノメータと薄くする。
に真性シリコン層５および第２の絶縁層６を順次被着し
、上記第２の絶縁層６をバターニングし、さらに真性シ
リコン層５をドライエツチング法によりバターニングす
る。なお、上記真性シリコン層５をバターニングすると
きに、上記バターニングされた第２の絶縁層６が形成さ
れていない部分の不純物シリコン層４も同時にエツチン
グし、この部分の不純物シリコン層４の厚さを５０ない
し１００ナノメータと薄くする。
（ｄ）上記不純物シリコン層４上で上記不純物シリコン
層４と接するように画素電極７を形成する。
層４と接するように画素電極７を形成する。
なお、上記製造工程により、第３図に示すようなシリコ
ン薄膜トランジスタを同時に得ることができる。（２ａ
はゲート電極、８はソース配線、他は上記第２図と同様
。） 本例では、ゲート配線２と不純物シリコン層４とを画電
極として保持容量を形成し、上記不純物シリコン層４に
画素電極７を接続するため、上記画素電極７は、上記ゲ
ート配線２の端部における段差よりも低い段差を有する
上記第２の不純物シリコン層４の段差を被覆すればよく
、上記画素電極７の断線を大幅に低減することができる
。なお不純物シリコン層４は、画素電極７として専ら利
用されるＩＴＯに比べ段差被覆性が格段によいため、ゲ
ート配線２の端部における段差で断線を生じることはな
い。
ン薄膜トランジスタを同時に得ることができる。（２ａ
はゲート電極、８はソース配線、他は上記第２図と同様
。） 本例では、ゲート配線２と不純物シリコン層４とを画電
極として保持容量を形成し、上記不純物シリコン層４に
画素電極７を接続するため、上記画素電極７は、上記ゲ
ート配線２の端部における段差よりも低い段差を有する
上記第２の不純物シリコン層４の段差を被覆すればよく
、上記画素電極７の断線を大幅に低減することができる
。なお不純物シリコン層４は、画素電極７として専ら利
用されるＩＴＯに比べ段差被覆性が格段によいため、ゲ
ート配線２の端部における段差で断線を生じることはな
い。
ところで、同図に示されるように、真性シリコン層５お
よび第２の絶縁層６は、ゲート配線２の端部段差を横切
るようにして形成することが好ましい。このようにすれ
ば、不純物シリコン層４をエツチングするときに、膜厚
の薄いゲート配線２の端部段差部の不純物シリコン層は
、全くエツチングされないため、上記端部段差部で不純
物シリコン層４がエッチンングにより断線する心配は全
くない。
よび第２の絶縁層６は、ゲート配線２の端部段差を横切
るようにして形成することが好ましい。このようにすれ
ば、不純物シリコン層４をエツチングするときに、膜厚
の薄いゲート配線２の端部段差部の不純物シリコン層は
、全くエツチングされないため、上記端部段差部で不純
物シリコン層４がエッチンングにより断線する心配は全
くない。
実施例２
第４図および第５図は、本発明における第２の実施例を
示したものである。
示したものである。
本例は上記第１の実施例に対し、保持容量部に真性シリ
コン層および第２の絶縁層を形成しないものであり、こ
の点以外は上記第１の実施例と同様である。
コン層および第２の絶縁層を形成しないものであり、こ
の点以外は上記第１の実施例と同様である。
上記構成を得るためには、上記第１の実施例で述べた製
造工程（Ｃ）において、真性シリコン層および第２の絶
縁層被着後のバターニング工程で、保持容量部に上記２
層を残さずに除去すればよい。
造工程（Ｃ）において、真性シリコン層および第２の絶
縁層被着後のバターニング工程で、保持容量部に上記２
層を残さずに除去すればよい。
すなわち、上記第１の実施例で述べた製造工程に対しマ
スクパターンの変更を行うことのみで形成可能である。
スクパターンの変更を行うことのみで形成可能である。
従って同時に得られる薄膜トランジスタは、上記第１の
実施例と全く同じ第３図に示１７たものとなる。
実施例と全く同じ第３図に示１７たものとなる。
本実施例においても、画素電極７は、ゲート配線２の端
部における段差よりも低い段差を有する第２の不純物シ
リコン層４の段差を被覆すればよく、上記画素電極７の
断線を大幅に低減することができる。
部における段差よりも低い段差を有する第２の不純物シ
リコン層４の段差を被覆すればよく、上記画素電極７の
断線を大幅に低減することができる。
実施例３、実施例４
第６図は本発明における第３の実施例を、第７図は第４
の実施例を示したものである。
の実施例を示したものである。
第３の実施例は、上記第１の実施例に対し、第４の実施
例は上記第２の実施例に対し、それぞれ以下に述べる点
を変更したちのである。すなわち、ゲート配線２の端部
を横切る部分の不純物シリコン層４を幅狭にしたもので
ある。
例は上記第２の実施例に対し、それぞれ以下に述べる点
を変更したちのである。すなわち、ゲート配線２の端部
を横切る部分の不純物シリコン層４を幅狭にしたもので
ある。
ゲート配線２の端部では、ゲート絶縁層の膜厚が薄い、
あるいは電界が集中し易い等の理由により、ゲート配線
２と不純物シリコン層４の間で絶縁不良を生じ易い。本
例では、この絶縁不良の生じ易いゲート配線２の端部で
不純物シリコン層４が幅狭となっているため、上記絶縁
不良の生じる確率を小さくすることができる。
あるいは電界が集中し易い等の理由により、ゲート配線
２と不純物シリコン層４の間で絶縁不良を生じ易い。本
例では、この絶縁不良の生じ易いゲート配線２の端部で
不純物シリコン層４が幅狭となっているため、上記絶縁
不良の生じる確率を小さくすることができる。
［発明の効果］
本発明では、画素電極が不純物シリコン層の低段差を被
覆すればよいため、上記画素電極の断線を大幅に減少す
ることができる。
覆すればよいため、上記画素電極の断線を大幅に減少す
ることができる。
また、真性シリコン層および第２の絶縁層をゲート配線
の端部を横切るようにして形成したものでは、膜厚の薄
いゲート配線端部段差部の不純物シリコン層が全くエツ
チングされることがないため、上記ゲート配線端部段差
部で、不純物シリコン層がエツチングにより断線するこ
とが全くない。
の端部を横切るようにして形成したものでは、膜厚の薄
いゲート配線端部段差部の不純物シリコン層が全くエツ
チングされることがないため、上記ゲート配線端部段差
部で、不純物シリコン層がエツチングにより断線するこ
とが全くない。
第１図は本発明における第１の実施例を示した平面図、
第２図は第１図の■−■線における断面図、第３図はシ
リコン薄膜トランジスタの断面図、第４図は本発明にお
ける第２の実施例を示した平面図、第５図は第４図のｖ
−Ｖ線における断面図、第６図および第７図は本発明に
おける第３および第４の実施例を示した平面図、第８図
は従来例を示した平面図、第９図は第８図のＩＸ−ＩＸ
線における断面図である。 １・・・絶縁性基板 ２・・・ゲート配線 ３・・・第１の絶縁層 ４・・・不純物シリコン層 ５・・・真性シリコン層 ６・・・第２の絶縁層 ７・・・画素電極 以 上 出願人 株式会社 精 工 舎
第２図は第１図の■−■線における断面図、第３図はシ
リコン薄膜トランジスタの断面図、第４図は本発明にお
ける第２の実施例を示した平面図、第５図は第４図のｖ
−Ｖ線における断面図、第６図および第７図は本発明に
おける第３および第４の実施例を示した平面図、第８図
は従来例を示した平面図、第９図は第８図のＩＸ−ＩＸ
線における断面図である。 １・・・絶縁性基板 ２・・・ゲート配線 ３・・・第１の絶縁層 ４・・・不純物シリコン層 ５・・・真性シリコン層 ６・・・第２の絶縁層 ７・・・画素電極 以 上 出願人 株式会社 精 工 舎
Claims (2)
- （１）絶縁性基板上に形成されたゲート配線と、上記ゲ
ート配線を含む上記絶縁性基板上に形成された第１の絶
縁層と、 上記第１の絶縁層上に上記ゲート配線を横切るように形
成された不純物シリコン層と、 上記不純物シリコン層上、または上記不純物シリコン層
と上記第１の絶縁層上に形成された真性シリコン層と、 上記真性シリコン層上に形成された第２の絶縁層と、 上記不純物シリコン層上の少なくとも一部に接続された
画素電極、 とを有することを特徴とするシリコン薄膜トランジスタ
アレイの保持容量。 - （２）絶縁性基板上に形成されたゲート配線と、上記ゲ
ート配線を含む上記絶縁性基板上に形成された第１の絶
縁層と、 上記第１の絶縁層上に上記ゲート配線を横切るように形
成された不純物シリコン層と、 上記不純物シリコン層上の少なくとも一部に接続された
画素電極、 とを有すること特徴とするシリコン薄膜トランジスタア
レイの保持容量。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201447A JPH0251128A (ja) | 1988-08-12 | 1988-08-12 | シリコン薄膜トランジスタアレイの保持容量 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201447A JPH0251128A (ja) | 1988-08-12 | 1988-08-12 | シリコン薄膜トランジスタアレイの保持容量 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251128A true JPH0251128A (ja) | 1990-02-21 |
Family
ID=16441240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201447A Pending JPH0251128A (ja) | 1988-08-12 | 1988-08-12 | シリコン薄膜トランジスタアレイの保持容量 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251128A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05289104A (ja) * | 1992-04-10 | 1993-11-05 | Matsushita Electric Ind Co Ltd | 液晶表示パネル |
| JPH08160451A (ja) * | 1994-12-05 | 1996-06-21 | Furontetsuku:Kk | アクティブマトリクス液晶表示素子 |
| US6310668B1 (en) | 1998-06-10 | 2001-10-30 | Nec Corporation | LCD wherein opening in source electrode overlaps gate electrode to compensate variations in parasitic capacitance |
| JP2010206154A (ja) * | 2009-02-09 | 2010-09-16 | Hitachi Displays Ltd | 表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152157A (ja) * | 1985-12-26 | 1987-07-07 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
| JPS62204568A (ja) * | 1986-03-05 | 1987-09-09 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
-
1988
- 1988-08-12 JP JP63201447A patent/JPH0251128A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152157A (ja) * | 1985-12-26 | 1987-07-07 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
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| JPH08160451A (ja) * | 1994-12-05 | 1996-06-21 | Furontetsuku:Kk | アクティブマトリクス液晶表示素子 |
| US6310668B1 (en) | 1998-06-10 | 2001-10-30 | Nec Corporation | LCD wherein opening in source electrode overlaps gate electrode to compensate variations in parasitic capacitance |
| JP2010206154A (ja) * | 2009-02-09 | 2010-09-16 | Hitachi Displays Ltd | 表示装置 |
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