JPS62152157A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPS62152157A JPS62152157A JP60293702A JP29370285A JPS62152157A JP S62152157 A JPS62152157 A JP S62152157A JP 60293702 A JP60293702 A JP 60293702A JP 29370285 A JP29370285 A JP 29370285A JP S62152157 A JPS62152157 A JP S62152157A
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- conductive layer
- silicon compound
- drain electrode
- crystal silicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜トランジスタアレイにかかわり、非晶質シ
リコン等の非単結晶シリコン化合物半導体膜を用いた薄
膜トランジスタ（以降ＴＰＴと略す）をマトリックスな
どに配列させた半導体装置に関するものである。
リコン等の非単結晶シリコン化合物半導体膜を用いた薄
膜トランジスタ（以降ＴＰＴと略す）をマトリックスな
どに配列させた半導体装置に関するものである。
従来の技術
第４図（尋、第６図は従来開発された非単結晶ンリコン
化合物半導体によるＴＦＴアレイの部分平面図とそのＡ
−Ａ／線上の工程概略断面図であり、第４図（ｂ）は第
４図（ａ）に相当する回路を示している。
化合物半導体によるＴＦＴアレイの部分平面図とそのＡ
−Ａ／線上の工程概略断面図であり、第４図（ｂ）は第
４図（ａ）に相当する回路を示している。
まず第６図（ａ）に示したように絶縁性基板１上に、ゲ
ート電極およびゲート配線となる第１の金属層２を選択
的に形成する。ついで第１の絶縁層３、半導体層として
非単結晶シリコン化合物半導体層４、第２の絶縁層６を
順次被着する。次に第４図（−）および第６図（ｂ）に
示したように、ＴＦＴ完成後チャネルとなる所にだけ残
るように第２の絶縁層５′を選択形成して非単結晶シリ
コン化合物半導体１１４を露出させた後、不純物（Ｐな
ど）を含む非単結晶シリコン化合物層６を被着し、第６
図（Ｃ）に示したように不純物を含む非単結晶シリコン
化合物層６および非単結晶シリコン化合物半導体層４を
順次選択的に除去して、前記第２の絶縁層５′ヲ残した
部分を含む島状の非単結晶シリコン化合物半導体層４′
および非単結晶シリコン化合物層６′ヲ形成する。
ート電極およびゲート配線となる第１の金属層２を選択
的に形成する。ついで第１の絶縁層３、半導体層として
非単結晶シリコン化合物半導体層４、第２の絶縁層６を
順次被着する。次に第４図（−）および第６図（ｂ）に
示したように、ＴＦＴ完成後チャネルとなる所にだけ残
るように第２の絶縁層５′を選択形成して非単結晶シリ
コン化合物半導体１１４を露出させた後、不純物（Ｐな
ど）を含む非単結晶シリコン化合物層６を被着し、第６
図（Ｃ）に示したように不純物を含む非単結晶シリコン
化合物層６および非単結晶シリコン化合物半導体層４を
順次選択的に除去して、前記第２の絶縁層５′ヲ残した
部分を含む島状の非単結晶シリコン化合物半導体層４′
および非単結晶シリコン化合物層６′ヲ形成する。
次に透明導電膜７を第４図（→に示すようにゲート配線
に重なることなく選択形成する。そして第５図（→に示
すように、第２の金属層を以下の箇所に少なくとも選択
形成する。まずはオフセット・ゲート構造とならぬよう
に一対のドレイン電極８（前記透明導電膜７に一部重な
ること）、ソース電極およびソース配線９となる所に選
択形成する。
に重なることなく選択形成する。そして第５図（→に示
すように、第２の金属層を以下の箇所に少なくとも選択
形成する。まずはオフセット・ゲート構造とならぬよう
に一対のドレイン電極８（前記透明導電膜７に一部重な
ること）、ソース電極およびソース配線９となる所に選
択形成する。
またマトリックスアレイの１つ前のゲート配線に重なり
、かつドレイン電極につながるように前記透明導電膜と
重なるように第２の金属層を選択形成する（第４図［有
］）に示すコンデンサ％Ｃａｄｄが構成される）。
、かつドレイン電極につながるように前記透明導電膜と
重なるように第２の金属層を選択形成する（第４図［有
］）に示すコンデンサ％Ｃａｄｄが構成される）。
最後にドレイン・ソース両電極８，９をマスクとして第
２の絶縁層６′上の不純物を含む非単結晶シリコン化合
物層６％除去して、第３図（ψに示すような従来のＴＰ
Ｔが完成する。
２の絶縁層６′上の不純物を含む非単結晶シリコン化合
物層６％除去して、第３図（ψに示すような従来のＴＰ
Ｔが完成する。
発明が解決しようとする問題点
従来は、表示出力用透明導電膜７および第４図（ｂ）に
おけるＣａｄｄを構成している一方の電極である第２の
金属層１０をも含めたドレイン電極８゜（以後、広義の
意味でのドレイン電極８ｏと言う）がゲート配線と重な
り合う部分には種類一層のゲート絶縁層３だけが残され
ていた。一般に、第１の金属層であるゲート配線２のエ
ツジ段差部Ｘの第１の絶縁層３は、平らな部分に被着さ
れたものと比べると、耐薬品性が弱い。たとえば、第１
の絶縁層３がプラズマＣＶＤ法により作製されたＳｉＮ
ｘ 、 半４体層４がアモルファスシリコンの場合を考
える。従来のように、第４図（均におけるＣａｄｄを構
成している部分で、第６図（Ｃ）に示すよウニアモルフ
ァスシリコンｉＨＦ：ＨＮＯ３＝１：３０でエツチング
する際、オーバーエツチングのわずかな時間でさえもエ
ツジ段差部Ｘだけは異常に急速にエツチングされ、第１
の金属層２０のエツジがむき出しになり、従ってその後
の第６図（→に見られるように第２の金属層１ｏを選択
形成すると、電気的に広義の意味でのドレイン電極８０
とゲート配線２（第１の金属層）とが短絡してしまい、
不良となる。
おけるＣａｄｄを構成している一方の電極である第２の
金属層１０をも含めたドレイン電極８゜（以後、広義の
意味でのドレイン電極８ｏと言う）がゲート配線と重な
り合う部分には種類一層のゲート絶縁層３だけが残され
ていた。一般に、第１の金属層であるゲート配線２のエ
ツジ段差部Ｘの第１の絶縁層３は、平らな部分に被着さ
れたものと比べると、耐薬品性が弱い。たとえば、第１
の絶縁層３がプラズマＣＶＤ法により作製されたＳｉＮ
ｘ 、 半４体層４がアモルファスシリコンの場合を考
える。従来のように、第４図（均におけるＣａｄｄを構
成している部分で、第６図（Ｃ）に示すよウニアモルフ
ァスシリコンｉＨＦ：ＨＮＯ３＝１：３０でエツチング
する際、オーバーエツチングのわずかな時間でさえもエ
ツジ段差部Ｘだけは異常に急速にエツチングされ、第１
の金属層２０のエツジがむき出しになり、従ってその後
の第６図（→に見られるように第２の金属層１ｏを選択
形成すると、電気的に広義の意味でのドレイン電極８０
とゲート配線２（第１の金属層）とが短絡してしまい、
不良となる。
また、一種類一層の絶縁膜によって２層の金、寓層を電
気的に絶縁しようとする場合、その絶縁膜を形成する過
程で、ゴミやフレークなどによるピンホールがあった場
合、上記２層の金属層が電気的に短絡することになる。
気的に絶縁しようとする場合、その絶縁膜を形成する過
程で、ゴミやフレークなどによるピンホールがあった場
合、上記２層の金属層が電気的に短絡することになる。
問題点を解決するための手段
本発明は、電気的にドレイン電極とつながっている広義
の意味でのドレイン電極が、ゲート配線と重なり合う部
分に少なくとも２種類の薄膜を有する構造にする。
の意味でのドレイン電極が、ゲート配線と重なり合う部
分に少なくとも２種類の薄膜を有する構造にする。
たとえば第１の絶縁層に加えて半導体層をも選択形成し
、２層構造にしたり、またこれら２Ｎに第２の絶縁層を
も加える層構造にしたりする。また成分やエツチング特
性（エッチャントの種類、エツチングレート）の異なる
２種以上の絶縁膜を、第１の絶縁層として使用する場合
には、この第１の絶縁層を使用してもよい。また、従来
例に加えさらに第３の絶縁層を形成し、第１と第３の絶
縁層を有する構造にするなどさまざまな手段が考えられ
る。
、２層構造にしたり、またこれら２Ｎに第２の絶縁層を
も加える層構造にしたりする。また成分やエツチング特
性（エッチャントの種類、エツチングレート）の異なる
２種以上の絶縁膜を、第１の絶縁層として使用する場合
には、この第１の絶縁層を使用してもよい。また、従来
例に加えさらに第３の絶縁層を形成し、第１と第３の絶
縁層を有する構造にするなどさまざまな手段が考えられ
る。
作 用
上記手段をこうすることにより、前記ゲート配線上第１
の絶縁層（ただしこの第１の絶縁層が数層からなる場合
は、ゲート配線に接触する層）が、直接液体・気体に触
れることがないようにして保護することによって、ゲー
ト配線段差部の耐薬品性能が大きく向上し、また複数層
で構成することにより製膜時のフレーク・ゴミなどによ
るピンホールも大きく減少する。従って広義の意味のド
レの目状になったＴＦＴアレイについて説明する。
の絶縁層（ただしこの第１の絶縁層が数層からなる場合
は、ゲート配線に接触する層）が、直接液体・気体に触
れることがないようにして保護することによって、ゲー
ト配線段差部の耐薬品性能が大きく向上し、また複数層
で構成することにより製膜時のフレーク・ゴミなどによ
るピンホールも大きく減少する。従って広義の意味のド
レの目状になったＴＦＴアレイについて説明する。
尚、同一機能の各部については同一番号を附す。
まず第２図（ａ）および第３図（ａ）に示したように絶
縁性基板１上に、ゲート電極およびゲート配線となる第
１の導電層２を選択的に形成する（たとえば、ＮｉＣｒ
／Ａｕ 、Ｃｒ ／ＭｏＳｉ ｘ 、Ａｌｌ 、 Ｉ
Ｔｏ 、 ｆａｔ抵抗ポリシリコンなど）。続いて
第１の絶縁層３（たとえば、ＳｉＯｘ、ＳｉＮｘ、５ｉ
ＯｘＮｘ、Ｔａ０ｚ、ＴｉＯｘ、ＴｉＮｘ。
縁性基板１上に、ゲート電極およびゲート配線となる第
１の導電層２を選択的に形成する（たとえば、ＮｉＣｒ
／Ａｕ 、Ｃｒ ／ＭｏＳｉ ｘ 、Ａｌｌ 、 Ｉ
Ｔｏ 、 ｆａｔ抵抗ポリシリコンなど）。続いて
第１の絶縁層３（たとえば、ＳｉＯｘ、ＳｉＮｘ、５ｉ
ＯｘＮｘ、Ｔａ０ｚ、ＴｉＯｘ、ＴｉＮｘ。
ＡｌＯｘなど）を被着し、半導体層として非単結晶シリ
コン化合物半導体層４（たとえば、水素化非晶質シリコ
ン、水素化微結晶シリコン、多結晶シｌ） コア 、
シＩＪ ：７ンゲルマニウム化合物、シリコンスズ化合
物、シリコンフッ素化合物、シリコン塩素化合物、シリ
コン炭化物またはこれらの膜にほんのわずかなりやＰや
ＮやＱなどの不純物を含んだものなど）を被着し、第２
の絶縁層５を被着するＱ 次に第２図（ａ）および第６図Φ）に示したように、Ｔ
ＰＴ完成後チャネルとなる所および第２図御）における
Ｃａｄｄを構成する一方の電極となる部分のゲート配線
の上方の少なくとも２箇所に第２の絶縁層６′と１６′
ヲ選択形成して、非単結晶シリコン化合物半導体層４を
露出させた後、不純物（Ｐ。
コン化合物半導体層４（たとえば、水素化非晶質シリコ
ン、水素化微結晶シリコン、多結晶シｌ） コア 、
シＩＪ ：７ンゲルマニウム化合物、シリコンスズ化合
物、シリコンフッ素化合物、シリコン塩素化合物、シリ
コン炭化物またはこれらの膜にほんのわずかなりやＰや
ＮやＱなどの不純物を含んだものなど）を被着し、第２
の絶縁層５を被着するＱ 次に第２図（ａ）および第６図Φ）に示したように、Ｔ
ＰＴ完成後チャネルとなる所および第２図御）における
Ｃａｄｄを構成する一方の電極となる部分のゲート配線
の上方の少なくとも２箇所に第２の絶縁層６′と１６′
ヲ選択形成して、非単結晶シリコン化合物半導体層４を
露出させた後、不純物（Ｐ。
Ｂ 、 Ａｓ 、Ａｌｌ 、など）を含む非単結晶シリ
コン化合物層６を被着し、第３図（Ｃ）に示したように
、前記不純物を含む非単結晶シリコン化合物層６および
非単結晶シリコン化合物半導体層４をフッ酸・硝酸など
の混合液を用いて順次選択的に除去して、前記第２の絶
縁層６′と１５′を残した部分を含む島状の非単結晶シ
リコン化合物半導体層４′と１４′および非単結晶シリ
コン化合物層６′と１６′を少なくとも形成する。
コン化合物層６を被着し、第３図（Ｃ）に示したように
、前記不純物を含む非単結晶シリコン化合物層６および
非単結晶シリコン化合物半導体層４をフッ酸・硝酸など
の混合液を用いて順次選択的に除去して、前記第２の絶
縁層６′と１５′を残した部分を含む島状の非単結晶シ
リコン化合物半導体層４′と１４′および非単結晶シリ
コン化合物層６′と１６′を少なくとも形成する。
ここで、上記フッ酸・硝酸などの混合液で、不純物を含
む非単結晶シリコン化合物層６および非単結晶シリコン
化合物半導体層４をエツチングするあいだに、第２の絶
縁層が完全には消失しない場合には、第２図（均におけ
るＣａｄｄを構成する一方の電極となる部分のゲート配
線の上方をレジストでおおうことな（ＴＦＴ部の４′と
６′を形成すれば、第６図（→のように形成できる。
む非単結晶シリコン化合物層６および非単結晶シリコン
化合物半導体層４をエツチングするあいだに、第２の絶
縁層が完全には消失しない場合には、第２図（均におけ
るＣａｄｄを構成する一方の電極となる部分のゲート配
線の上方をレジストでおおうことな（ＴＦＴ部の４′と
６′を形成すれば、第６図（→のように形成できる。
また、ここで第３図（→において第２の絶縁層５を被着
する工程と第３図（切において第２の絶縁層６′と１６
′を選択形成する工程を省けば第６図（ｂ）のように形
成できる。
する工程と第３図（切において第２の絶縁層６′と１６
′を選択形成する工程を省けば第６図（ｂ）のように形
成できる。
ところで前記島状の非単結晶ンリコン化合物半導体層４
′と１４′および単結晶シリコン化合物６′と１６′を
形成した後、第２図（ａ）および第３図（Ｃ）に示すよ
うに透明導電膜７（たとえばＩ Ｔ Ｏ、Ｓ ｎ Ｏ２
ｔＩ ｎ２０３ｔ Ａｕなど）をゲート配線をまたいで
選択形成することにより、第２図（ｂ）におけるＣａｄ
ｄを作製できる。次に図には示していないが、ゲート配
＄２’！ｒ外部に取り出すべく開口部を形成する。次に
第３図（切に示すようにゲート配線エツジ部での段差が
大きく、透明導電膜７が電気的に断線することもあるの
で、この段差の少なくとも一部分に第２の導電層１０を
選択形成する。同時にＴＦＴ部ではオフセット・ゲート
構造とならぬように一対のドレイン電極８、ソース電極
９およびソース配線９となるよう第２の導電層を選択形
成する。
′と１４′および単結晶シリコン化合物６′と１６′を
形成した後、第２図（ａ）および第３図（Ｃ）に示すよ
うに透明導電膜７（たとえばＩ Ｔ Ｏ、Ｓ ｎ Ｏ２
ｔＩ ｎ２０３ｔ Ａｕなど）をゲート配線をまたいで
選択形成することにより、第２図（ｂ）におけるＣａｄ
ｄを作製できる。次に図には示していないが、ゲート配
＄２’！ｒ外部に取り出すべく開口部を形成する。次に
第３図（切に示すようにゲート配線エツジ部での段差が
大きく、透明導電膜７が電気的に断線することもあるの
で、この段差の少なくとも一部分に第２の導電層１０を
選択形成する。同時にＴＦＴ部ではオフセット・ゲート
構造とならぬように一対のドレイン電極８、ソース電極
９およびソース配線９となるよう第２の導電層を選択形
成する。
この後ドレイン電極８、ソース電極９およびソース配線
９をマスクとして、ＴＰＴチャネル部およびその他の露
出している不純物を含む非単結晶シリコン化合物層６′
を除去し、２６′と３６′を形成す゛る。
９をマスクとして、ＴＰＴチャネル部およびその他の露
出している不純物を含む非単結晶シリコン化合物層６′
を除去し、２６′と３６′を形成す゛る。
ここで第１の絶縁層３は、成分の異なる２層、またはそ
れ以上の層から構成されていてもよく、また成分は周じ
でも製作条件の異なる２種以上の絶縁層が重ねられてい
てもよいＯこの場合には、第６図（→に示すように、Ｃ
ａｄｄを構成する一方の電極となる部分のゲート配線の
上方にこの数層よりなる第１の絶縁層のみを選択形成す
ることによっても、本発明の作用は光分にある。
れ以上の層から構成されていてもよく、また成分は周じ
でも製作条件の異なる２種以上の絶縁層が重ねられてい
てもよいＯこの場合には、第６図（→に示すように、Ｃ
ａｄｄを構成する一方の電極となる部分のゲート配線の
上方にこの数層よりなる第１の絶縁層のみを選択形成す
ることによっても、本発明の作用は光分にある。
なお、本実施例の第２の絶縁層は必ずしもＴＰＴの作製
には必要ではなく、第３図（ａ）に示す第２の絶縁層の
形成および第３図Φ）に示す第２の絶縁層の選択形成の
工程を省けば、第１図に示す概略断面図のものが完成す
る。
には必要ではなく、第３図（ａ）に示す第２の絶縁層の
形成および第３図Φ）に示す第２の絶縁層の選択形成の
工程を省けば、第１図に示す概略断面図のものが完成す
る。
また、本実施例に記した各層は、複数の種類よりなる数
層で構成されていてもよい。
層で構成されていてもよい。
また、本実施例に記したソース・ドレイン電極８．９は
透明導電膜７で構成されていてもよく、Ｃａｄｄを構成
している段差部の第２の導電層１０は、必ずしも必要で
はない。
透明導電膜７で構成されていてもよく、Ｃａｄｄを構成
している段差部の第２の導電層１０は、必ずしも必要で
はない。
また、本実施例では、透明導電膜がゲート配線をおおっ
ているが、ゲート配線と重なる部分がありさえすればよ
い。また、ゲート配線と重なる部分は必ずしも透明導電
膜である必要もなく第４図（−）に示すように第２の導
電層であってもよい。
ているが、ゲート配線と重なる部分がありさえすればよ
い。また、ゲート配線と重なる部分は必ずしも透明導電
膜である必要もなく第４図（−）に示すように第２の導
電層であってもよい。
発明の効果
ＴＦ丁アレイにおいて、第４図（ｂ）に示すＣａｄｄを
構成する電極間が短絡すれば、ＴＰＴのドレイン電圧が
所望の値とならず、この単位絵素は不良となる。さらに
Ｃａｄｄを構成しているゲート配線には、駆動方法によ
っても異なるが、なんらかの悪影響を及ぼすと考えられ
る。
構成する電極間が短絡すれば、ＴＰＴのドレイン電圧が
所望の値とならず、この単位絵素は不良となる。さらに
Ｃａｄｄを構成しているゲート配線には、駆動方法によ
っても異なるが、なんらかの悪影響を及ぼすと考えられ
る。
ところで第２図に示すような単位絵素は、ＴＦＴアレイ
の中に、現在約数五個あり、今後数十五個、百万個と単
位絵素が増加していけば、本発明の作用はきわめて大き
い。たとえば、６万個の単位絵素を有するＴＦＴアレイ
において、従来８０〜１００個の単位絵素が電気的に不
良になっていたが、実施例の第３図（ｄｉあるいは第６
図（ａ）のものでは平均１０個以下の単位絵素が電気的
に不良となっている。この原因は、すべて別の所にあり
、Ｃａｄｄ部の電気的短絡が原因でないことを明らかに
した。
の中に、現在約数五個あり、今後数十五個、百万個と単
位絵素が増加していけば、本発明の作用はきわめて大き
い。たとえば、６万個の単位絵素を有するＴＦＴアレイ
において、従来８０〜１００個の単位絵素が電気的に不
良になっていたが、実施例の第３図（ｄｉあるいは第６
図（ａ）のものでは平均１０個以下の単位絵素が電気的
に不良となっている。この原因は、すべて別の所にあり
、Ｃａｄｄ部の電気的短絡が原因でないことを明らかに
した。
以上のことを考えると生産における歩留は、非常に向上
し、従ってコストヲ低減することができる０
し、従ってコストヲ低減することができる０
第１図は本発明の一実施例のＴＦＴアレイにおける単位
画素の断面図、第２図（ａ）は単位絵素部の平面図、第
２図（麺は同絵素部の回路図、第３図（ａ）〜（→は本
発明のＴＦＴアレイの工程断面図、第４図（ａ）は従来
の単位画素の概略平面図、第４図（ｂ）は同図（→回路
図、第６図（ａ）〜（ｄ）は従来のＴＦＴアレイの工程
図、第６図（ａ）〜（Ｃ）は本発明の他の実施例の工程
図である。 ２・・・・・・ゲート配線およびゲート電極、３・・・
・・・絶縁層、７・・・・・・透明導電膜、１０・・・
・・・導電層、１４′・・・・・・半導体層 １６／、
・・・・・絶縁層、１６’・・・・・不純物を含む非単
結晶シリコン化合物。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆ−
一純奪１ントタレ竪１ｑ」 ２−−−７’−Ｌｉ７羽に １１ｉ−Ｆ此？Ｖ≦ｔむシνゴシイと金１１！フーーー
ｔ１月１１１【ＩＩ更 δ−−−レしイン４仁１１に ９−゛ソー人 ９ ３− 統ｌシ肴 法 ６
画素の断面図、第２図（ａ）は単位絵素部の平面図、第
２図（麺は同絵素部の回路図、第３図（ａ）〜（→は本
発明のＴＦＴアレイの工程断面図、第４図（ａ）は従来
の単位画素の概略平面図、第４図（ｂ）は同図（→回路
図、第６図（ａ）〜（ｄ）は従来のＴＦＴアレイの工程
図、第６図（ａ）〜（Ｃ）は本発明の他の実施例の工程
図である。 ２・・・・・・ゲート配線およびゲート電極、３・・・
・・・絶縁層、７・・・・・・透明導電膜、１０・・・
・・・導電層、１４′・・・・・・半導体層 １６／、
・・・・・絶縁層、１６’・・・・・不純物を含む非単
結晶シリコン化合物。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆ−
一純奪１ントタレ竪１ｑ」 ２−−−７’−Ｌｉ７羽に １１ｉ−Ｆ此？Ｖ≦ｔむシνゴシイと金１１！フーーー
ｔ１月１１１【ＩＩ更 δ−−−レしイン４仁１１に ９−゛ソー人 ９ ３− 統ｌシ肴 法 ６
Claims (5)
- （１）絶縁性基板上にゲート電極およびゲート配線とな
る第１の導電層が選択的に形成され、第１の絶縁層を介
して第１の導電層を含む前記絶縁性基板上に、非単結晶
シリコン化合物半導体層が選択的に形成され、前記非単
結晶シリコン化合物半導体層上で第１の導電層と重なら
ないことのないように形成された第２の導電層をソース
電極・ドレイン電極とし、前記ドレイン電極を構成する
第２の導電層に少なくとも透明導電膜を含んでいるかま
たは少なくとも前記透明導電膜が電気的に接続されてお
り、前記透明導電膜をも含めたドレイン電極が、前記第
１の導電層であるゲート配線と重なり合う部分に少なく
とも２種類の薄膜を有する薄膜トランジスタアレイ。 - （２）透明導電膜をも含めたドレイン電極が、前記第１
の導電層であるゲート配線と重なり合う部分に少なくと
も２種類の絶縁膜を有する特許請求の範囲第１項記載の
薄膜トランジスタアレイ。 - （３）透明導電膜をも含めたドレイン電極が、前記第１
の導電層であるゲート配線と重なり合う部分に少なくと
も２層の絶縁膜と、１層の非単結晶シリコン化合物半導
体膜とを有する特許請求の範囲第１項記載の薄膜トラン
ジスタアレイ。 - （４）絶縁性基板上にゲート電極およびゲート配線とな
る第１の導電層が選択的に形成され第１の絶縁層を介し
て第１の導電層を含む前記絶縁性基板上に、非単結晶シ
リコン化合物半導体層が選択的に形成され、前記非単結
晶シリコン化合物半導体層上で第１の導電層と一部重な
らないことのないように形成された一対の不純物を含む
非結晶シリコン化合物層と第２の導電層の２層をソース
電極・ドレイン電極とし、薄膜トランジスタのチャネル
部となる部分の非単結晶シリコン化合物半導体層上には
少なくとも第２の絶縁層が形成され、前記ドレイン電極
を構成する第２の導電層に少なくとも透明導電膜を含ん
でいるかまたは少なくとも前記透明導電膜が電気的に接
続されており、前記透明導電膜をも含めたドレイン電極
が前記第１の導電層であるゲート配線と重なり合う部分
に少なくとも２種類の薄膜を有する薄膜トランジスタア
レイ。 - （５）前記透明導電膜をも含めたドレイン電極の一部分
の下に、前記不純物を含む非単結晶シリコン化合物層お
よび前記第２の絶縁層および前記非単結晶シリコン化合
物半導体層および前記第１の絶縁層および前記第１の導
電層であるゲート配線を有する特許請求の範囲第４項記
載の薄膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293702A JPS62152157A (ja) | 1985-12-26 | 1985-12-26 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293702A JPS62152157A (ja) | 1985-12-26 | 1985-12-26 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62152157A true JPS62152157A (ja) | 1987-07-07 |
Family
ID=17798129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293702A Pending JPS62152157A (ja) | 1985-12-26 | 1985-12-26 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62152157A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276030A (ja) * | 1987-05-08 | 1988-11-14 | Hitachi Ltd | 液晶表示装置 |
| JPS63309921A (ja) * | 1987-06-10 | 1988-12-19 | Hitachi Ltd | 液晶表示装置 |
| JPH01140129A (ja) * | 1987-11-27 | 1989-06-01 | Hitachi Ltd | 液晶表示装置およびその駆動方法 |
| JPH01169433A (ja) * | 1987-12-25 | 1989-07-04 | Hitachi Ltd | 液晶ディスプレイパネル |
| JPH01219824A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板 |
| JPH0251128A (ja) * | 1988-08-12 | 1990-02-21 | Seikosha Co Ltd | シリコン薄膜トランジスタアレイの保持容量 |
| JPH04350825A (ja) * | 1991-05-29 | 1992-12-04 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH09230388A (ja) * | 1997-03-12 | 1997-09-05 | Hitachi Ltd | 液晶表示装置 |
-
1985
- 1985-12-26 JP JP60293702A patent/JPS62152157A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276030A (ja) * | 1987-05-08 | 1988-11-14 | Hitachi Ltd | 液晶表示装置 |
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| JPH01140129A (ja) * | 1987-11-27 | 1989-06-01 | Hitachi Ltd | 液晶表示装置およびその駆動方法 |
| JPH01169433A (ja) * | 1987-12-25 | 1989-07-04 | Hitachi Ltd | 液晶ディスプレイパネル |
| JPH01219824A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板 |
| JPH0251128A (ja) * | 1988-08-12 | 1990-02-21 | Seikosha Co Ltd | シリコン薄膜トランジスタアレイの保持容量 |
| JPH04350825A (ja) * | 1991-05-29 | 1992-12-04 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH09230388A (ja) * | 1997-03-12 | 1997-09-05 | Hitachi Ltd | 液晶表示装置 |
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