JPH0251912A

JPH0251912A - 単一集積回路チップ

Info

Publication number: JPH0251912A
Application number: JP1152031A
Authority: JP
Inventors: Michael J Wright; マイケル・ジェイ・ライト; Om P Agrawal; オム・ピィ・アグラワル
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-06-15
Filing date: 1989-06-14
Publication date: 1990-02-21
Also published as: EP0347085A2; US5349544A; EP0347085A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の分野この発明は一般的にはプログラム可能論理装置に関し、
かつより特定的には位相ロックループなどのオンチップ
アナログ機能ブロックを有するブログラム可能論理装置
に関する。

（２）関連技術の説明プログラム可能アレイ論理（ＰＡＬ）装置などのプログ
ラム可能論理装置は、デジタルの設計者に複雑な論理回
路のための融通性がありかつ費用効率の高い実現化例を
提供する。ＰＡＬはモノリシック・メモリーズ・インコ
ーホレーテッド（Ｍｏｎｏｌｉｔｈｉｃ　　Ｍｅｍｏｒ
ｉｅｓ、Ｉｎｃ）の商標である。典型的なＰＡＬはＡＮ
Ｄゲートのヒユーズプログラム可能または電気的に消去
可能なプログラム可能アレイ、およびＯＲゲートの固定
されたアレイを含む。いくつかのプログラム可能論理回
路において、ＯＲアレイはそれ自身プログラム可能であ
る。プログラム可能論理回路の組合わせ論理アレイの出
力は、直接Ｉ１０ピンへ、またはクロック動作可能レジ
スタへの入力へ結合されるかもしれない。多くの装置に
おいて、登録された出力は組合わせアレイの入力にフィ
ードバックされる。いくつかのプログラム可能論理回路
はまた入力ピンおよび組合わせアレイへの入力のうちの
１つの間に置かれたクロック動作可能入力同期レジスタ
を含む。

クロック可能レジスタを有するプログラム可能論理回路
は、ステートマシンとしてまたは、時にシーケンサと呼
ばれるものとして用いられるために理想的である。ステ
ートマシンはマシンの現在の状態をストアする多くのレ
ジスタ、レジスタ内にストアされるべき次の状態を提供
するための組合わせ論理アレイを含む。組合わせアレイ
への入力は、外部ピンからと、入力にフィードバックさ
れる状態レジスタの前の出力の両方から与えられる。現
在入手可能なすべてのプログラム可能論理装置において
、様々なレジスタをクロック動作するために用いられる
クロック信号は、チップの外側から、直接または論理ア
レイを介して与えられる。

プログラム可能論理装置は、高度な集積を通して回路の
大きさを減する手段、ソフトウェア仕様書による設計お
よびドキュメンテーションの容易さ、および設計を独占
状態に保つことの安全性を、デジタルの設計者に与えて
きた。現在アナログ分野においてプログラム可能論理回
路の均等物はない。半カスタム「アナログアレイ」は大
規模集積化をアナログ設計者にもたらしているけれども
、その方策はなお大変高価である。アナログおよびデジ
タル領域の間の遅延の原因の一部は、設計者が典型的に
は、可能な限り早くアナログからデジタルへの変換を行
ない、デジタル領域での解決を実行しおよびそれから最
終ステップとしてデジタルからアナログへの変換を行な
うことによってアナログ機能を達成しようとするからで
ある。

現在購入できるすべてのプログラム可能論理装置は性質
上全くデジタルであり、アナログ構成要素を含まない。

ボードレベルにおいてさえも、システム設計者がアナロ
グ機能ブロックにデジタルプログラム可能性質を組入れ
ることは稀であった、なぜならば設計エンジニアはアナ
ログおよびデジタル部分の両方で設計することに自信を
持たなければならないからである。現在出願人が承知し
ている限りにおいては、プログラム可能機能を達成する
ためにともに働くアナログおよびデジタル構成要素の両
方を回路が有する、現在購入できる装置はない。アナロ
グおよびデジタル構成要素の両方を組入れる固定された
機能装置（Ａｍ８１５１カラーパレツトなど）は存在す
るが、今までこれらの装置のすべてはプログラム可能性
質の融通性を欠いていた。

発明の要約この発明に従うと、プログラム可能論理回路とともにア
ナログ機能ブロックが同一のチップ上に提供され、かつ
いくつかの有利な態様のいずれかでともに接続される。

たとえば、アナログ機能ブロックは位相ロックループ（
ＰＬＬ）、デジタルからアナログへのコンバータ（ＤＡ
Ｃ）またはコンパレータであってもよい。都合良くは、
それはＰＬＬである。周知である関連製品はＡｍ２９７
１プログラム可能イベントジエネレータ（ＰＥＧ）であ
り、それはアドバンスト・マイクロ・ディバイシズ・イ
ンコーホレーテッド（Ａｄｖａｎｃｅｄ　　Ｍｉｃｒｏ
　　Ｄｅｖｉｃｅｓ、Ｉｎｃ）によって出版された１９
８５年８月のデータシートで説明される。類似の製品が
米国特許節４，７１９゜５９３号において説明される。

ＰＥＧチップは、他のものの中で、ワードあたり１８ビ
ツトの３２ワードのＦＲＯＭを含み、それの出力はレジ
スタによってラッチされる。各々のワードの５ビツトが
次のアドレスを形成し、１ビツトがストップビット形成
し、かつ残余の１２ビツトが出力ピンに与えられる。そ
れによってこれらの１２ビツトが状態を変えるシーケン
スが１組の１２の別個のタイミングシーケンスとして用
いられてもよい。出力信号のタイミング分解能はレジス
タをクロック動作するために用いられる内部クロックに
依存し、それはクロック制御回路から抽出される。クロ
ック制御回路は、入力周波数に５または１０のいずれか
を掛けるようにヒュースプログラム可能である位相ロッ
クループを含む。位相ロックループの出力は他の焼切る
ことができるヒユーズに依存して、１．２または４によ
って分割されてもよい。

ＰＥＧチップは、アナログ遅延線のためのデジタルの代
用品としてまたは一般的な目的のユーザプログラム可能
タイミング／波形発生器として用いるために主として意
図されている。その部分は応用のそれらの領域において
優れて行なうが、出力波形がプログラムされたＦＲＯＭ
によって発生されるので、その部分はそれらの領域外に
おいて制限された融通性を有する。付加的には、ＰＥＧ
チップは３の入力線だけを含み、それはＰＲＯＭ内にお
いてタイミングシーケンスのための開始アドレスを指定
するように機能する。それゆえその部分は外部システム
条件に対して制限された応答性のみを有する。最終的に
、内部クロック周波数の選択は一度だけプログラム可能
であり、それによって成る応用領域におけるその部分の
使用を実質上防ぐ。

この発明に従えば、ＰＬＬはプログラム可能論理回路と
同一のチップ上に集積されかついくつかの役に立つ方法
のいずれかにおいてそこと相互接続される。この発明の
１つの局面において、ＰＬＬの出力周波数はプログラム
可能論理回路内のレジスタのクロック入力に接続されて
もよい。もしＰＬＬが周波数逓倍を行なえば、その場合
チップはより低い周波数入力クロックに同期された高速
ステートマシンになる。この発明の別の局面において、
位相ロックループの異なる部分に存在する信号がプログ
ラム可能論理回路の入力に与えられてもよい。別の局面
において、プログラム可能論理回路の出力がＰＬＬ内の
様々な構成要素の動作および／または特性を制御するた
めに用いられてもよい。たとえば、もしカウンタがルー
プが入力信号の周波数の逓倍を発生することを引き起こ
すため１こ位）目ロックル−プ１こ含まれれば、カウン
タがステートマシンの出力に従ってプログラム可能にさ
れてもよい。同じ様に、位相検出器またはループフィル
タの特性がステートマシンの出力に従ってダイナミック
に調節されてもよい。この発明のさらに別の局面におい
て、プログラム可能論理回路の出力はＰＬＬ内の位相検
出器への入力の１つであるかまたはそれを発生するため
に用いられる。　この発明はそれの特定の実施例に関し
て説明されるであろう。

この発明の他の目的、特徴および利点は明細および図面
を参照すると明らかであろう。

詳細な説明第１図はこの発明を組入れた集結回路チップのブロック
図を示す。それは、アナログ機能ブロックとしての、位
相ロックループ２ｏに結合されたプログラム可能論理回
路１０を含む。プログラム可能論理回路１０は、３４の
入力を有しく１７の信号子それらの補数）かつ１．０８
の積の項の出力を発生することのできるプログラム可能
ＡＮＤアレイ２２を含む。８の出力ブロック２４が設け
られ、各々がパッケージ上の異なるＩ１０ピン２６に接
続する。ＡＮＤアレイ２２がらの積の項のうちの８が出
力回路ブロック２４の各々を与え、そのような出力回路
ブロック２４内のＯＲゲート２８への８入力を形成する
。同様に各々の出力回路ブロック２４内にあるのはＤフ
リップフロップ３０、出力バッファ３２およびフィード
バックマルチプレクサ３４である。ＯＲゲート２８の出
力がフリップフロップ３０のＤ入力に接続され、かつフ
リップフロップ３０のＱ出力が出力バッファ３２の入力
に接続される。出力回路ブロック２４の各々内の出力バ
ッファ３２上の出力能動化がＡＮＤアレイ２２からの積
の項に接続される。出力バッファ３２の出力がＩ１０ピ
ン２６およびまたフィードバックマルチプレクサ３４の
１つの入力に接続される。フィードバックマルチプレク
サ３４の他の入力はフリップフロップ３０の互出力に接
続される。焼切れ可能ヒユーズＳ１はフィードバックマ
ルチプレクサ３４によってなされる選択を制御し、かつ
フィードバックマルチプレクサ３４の出力はＡＮＤアレ
イ２２への入力の１つを形成する。出力回路ブロック２
４の各々内のフリップフロップ３０はまたクロック入力
を含み、それへの接続は下記に説明される。

プログラム可能論理回路１０はまた８の入力回路ブロッ
ク４０を含む。入力回路ブロック４０の各々は入力同期
ラッチ４２および入力マルチプレクサ４４を含む。入力
回路ブロック４０の各々内の入力同期ラッチ４２のＤ入
力はパッケージ上の入力ピン４６に接続され、また入力
マルチプレクサ４４の一方の入力へも接続される。入力
同期ラッチ４２のＱ出力は入力マルチブレクサ４４の他
の入力に接続される。入力マルチプレクサ４４によって
行なわれる選択は、入力回路ブロック４゜の各々内に存
在するヒユーズｓ２によって制御され、かつ入力回路ブ
ロック４０の各々内の入力マルチプレクサ４４の出力は
ＡＮＤアレイ２２の入力に接続される。入力同期ラッチ
４２はまたクロック入力を有し、それへの接続は下記に
説明される。

下記に説明される、ＰＬＬ内のカウンタの制御のために
、ＡＮＤアレイ２２からの槓の項のうちの２４が各々６
の積の項の４つのグループとして４のＯＲゲート５０の
それぞれのものに接続される。これらの４のＯＲゲート
５０がらの出力はプログラム可能論理回路１０の４ビツ
トのデータ出力６０を形成する。ＡＮＤアレイ２２から
の６の付加的な積の項が６入力ＯＲゲート５２の入力に
接続され、それの出力がプログラム可能論理回路１０の
ロード能動化出力を形成する。ＡＮＤアレイ２２からの
４の付加的な積の項がＯＲゲート５４によってともにＯ
Ｒ処理され、それの出力がプログラム可能論理回路１０
のＨＯＬＤ出力を形成する。最終的に、ＡＮＤアレイ２
２からのさらに別の積の項がプログラム可能論理回路１
０からのＲＥＳＥＴ出力を形成する。

位相ロックループ２０は、位相検出器７２の一方の入力
に接続される出力を有する入力信号バッファ７０を含む
。明らかにするために、位相検出器７２のこの第１の入
力上に現われる信号が入力信号ｆ１と呼ばれる。位相検
出器７２の他方の入力は下記に説明されるフィードバッ
ク信号ｆｒを受取る。位相検出器７２の出力がダンピン
グフィルタ７４の入力に接続される。ダンピングフィル
タ７４の別の入力がパッケージピン７６を介してかつ外
部キャパシタ７８を介して接地に接続される。外部キャ
パシタ７８に関連して、ダンピングフィルタ７４がダン
ピングフィルタ７４への信号入力上で関数Ｆ　（ｓ）を
行なう。ダンピングフィルタ７４の出力はＶＣＯ８０の
制御入力に接続され、それの出力は出力信号ＦＯを構成
する。信号ｆｏは４ビツトのダウンカウンタ８２のクロ
ック入力に結合され、それはカウンタ８２が０を越えて
カウントするたびに一度パルスを出す借り出力を有する
。信号ｆｏはまた、出力パッケージピン８４へと同様に
、ＡＮＤアレイ２２の入力のうちの１つにも接続される
。位相ロツクル〜ブを完成するために、ダウンカウンタ
８２の借り出力は、位相検出器７２の第２の入力に接続
されるフィードバック信号ｆｆを構成する。入力信号バ
ッファ７０は２つの入力、ＸｌおよびＸ２を有する。ユ
ーザは従来の態様でＸｌおよびＸ２を横切ってクリスタ
ルを置くか、またはＸ１入力上に既に発振しているクロ
ック信号を与えるかのどちらかであるかもしれない。い
ずれの場合においても、入力信号バッファ７０の出力上
の信号はここでｆｏと呼ばれる。第１図において示され
る装置において、ｆｉ／およびｆｉは同一のものである
。

ダウンカウンタ８２はロードデータ入力、ロード能動化
入力、ホールド入力およびリセット入力を有する４ビツ
トのｎによる除算のカウンタである。プログラム可能論
理回路１０の４のデータ出力（ＯＲゲート５０からの出
力）がダウンカウンタ８２のロードデータ入力に接続さ
れる。プログラム可能論理回路１０のロード能動化出力
がダウンカウンタ８２のロード能動化入力に接続される
。

同じように、プログラム可能論理回路１０のホールド出
力がダウンカウンタ８２のＨＯＬＤ入力に接続され、か
つプログラム可能論理回路１０のＲＥＳＥＴ出力がダウ
ンカウンタ８２のリセット入力に接続される。

第１図の装置はまた一方の入力がｆｏ倍信号受取るよう
に結合されかつ他方の入力がＡＮＤアレイ２２からの積
の項のうちの１つを受取るように結合されるクロックマ
ルチプレクサ８６を含む。

クロックマルチプレクサ８６によって行なわれる選択は
ヒユーズＳ３によって決められ、かつ出力はすべての入
力同期ラッチ４２およびフリップフロップ３０へのクロ
ック入力を駆動する。

第１図の装置は極めて多様性がありかつこの発明のいく
つかの局面を示す。１つの局面において、ＶＣＯ８０の
周波数出力、ｆｏはプログラム可能論理回路１０内のレ
ジスタをクロック動作するために用いられてもよい。こ
れをするために、適するようにヒユーズＳ３が燃焼され
るかまたは燃焼されないままかのいずれかであり、その
ためクロックマルチプレクサ８６はｆｏ倍信号レジスタ
３０および４２の各々のクロック入力に搬送する。

ダウンカウンタ８２内のｎが１よりも大きければ、ｆｏ
は入力周波数ｆ　Ｓの整数倍数である周波数を有する。

それから回路は低速クロック入力に同期化された高速プ
ログラム可能ステートマシンになる。８のレジスタ３０
がステートマシンの現在の状態をストアし、レジスタ３
０の選択されたものの出力可とともに、入力４６および
Ｉ１０ピン２６の選択されたものが、レジスタ３０に次
の状態を与えるプログラムされた組合わせアレイへの入
力を形成する。それゆえＩ１０ピン２６の選択されたも
のがｎｆｌ’の分解能で外部装置（図示されず）を制御
するための高速タイミング信号を搬送する。

別の局面において、プログラム可能論理回路１０内のレ
ジスタ３０および４２がＰＬＬ２０からクロック動作さ
れてもされな（でも、ＰＬＬ２０の動作および特性はプ
ログラム可能論理回路１０の出力によって制御されるか
もしれない。たとえば、論理回路１０のデータ出力６０
およびロード能動化出力はダウンカウンタ８２内のｎの
値を変えかつそれによってＰＬＬ２０によって行なわれ
る周波数逓倍を変えるために用いられるかもしれない。

これはＰＥＧチップによって可能とされないダイナミッ
クな変化である。プログラム可能論理回路１０のＨＯＬ
ＤおよびＲＥＳＥＴ出力もまたダウンカウンタ８２の動
作をダイナミックに変えるために用いられてもよい。付
加的に、別のカウンタ（図示せず）が入力周波数をｍに
よって除算するために入力信号バッファ７０の出力ｆ１
と位相検出器７２の入力ｆｉとの間に挿入されてもよく
、ｍの値もまたプログラム可能論理回路１０の出力（図
示せず）によってダイナミックに調節できる。もちろん
、ｍまたはｎの値はＰＬＬ２０のロック獲得時間よりも
より頻繁に変えられるべきではなく、それは、他のもの
の中で、ｆｉの周波数、ｍとｎの変化の程度、および位
相検出器７２の設計に依有する。

先に述べたように、出力信号ｆｏは出力ピン８４上で利
用可能である。それゆえ、この機能（ｆｕｎｃ　ｔ　１
ｏｎ）を達成するようにプログラムされた装置は、入力
信号に応答してまたは順次の状態に応答していずれの周
波数（ｎ／ｍ）ｆｉ’にもダイナミックに調節可能であ
る周波数を有する出力信号を供給する。

プログラム可能論理回路１０はＰＬＬ２０内の様々な他
の構成要素の特性を制御するための出力を有する。たと
えば、位相検出器７２は、ロック獲得時間対ノイズおよ
びジッタなどの、設計兼ね合い曲線上の異なる位置を選
択するためのデジタル入力を有するように設計されても
よい。同じように、ダンピングフィルタ７４は時定数を
選択するためのデジタル入力を含むように設計されても
よい。いずれの場合においても、プログラム可能論理回
路１０の出力（図示せず）はこれらのデジタル入力を制
御するために供給される。

発明の別の局面において、クロックマルチプレクサ８６
を制御するヒユーズＳ３は適するように燃焼されるかま
たは燃焼されないままであるかのどちらかであってもよ
く、そのためレジスタ３０および４２のクロック入力は
ＡＮＤアレイ２２内の積の項から制御される。システム
クロックが入力４６の１つにおいて供給され、かつ対応
する入力マルチプレクサ４４を介して入力線としてＡＮ
Ｄアレイ２２内に与えられる。それからシステムクロッ
クはＡＮＤアレイ２２内において所望のようにゲートさ
れかつレジスタをクロック動作するためにクロックマル
チプレクサ８６に与えられる。

その代わりにまたは付加的に、かつこの発明のアナログ
／デジタルの特徴とより密に相関して、クロックマルチ
プレクサ８６の出力において結局現れるクロック信号が
ＰＬＬ２０内のＶＣＯ８０の周波数出力ｆｏから抽出す
るようにプログラムされてもよい。先に述べたように、
信号ｆｏは入力としてＡＮＤアレイ２２に接続される。

このテーマに関する他の変形が同様に可能であることが
注目されるべきであり、たとえばＡＮＤアレイ２２の積
の項の出力とクロックマルチプレクサ８６の第２の入力
との間にＯＲゲート（図示せず）を設けることにより、
それゆえプログラム可能論理回路１０がｆｏからまたは
入力４６または２６のいずれでもからそれ自身のクロッ
クを選択してもよい。

第１図のアーキテクチャによって示されるこの発明のさ
らに別の局面は、プログラム可能論理回路１０への入力
としてのＶＣＯ８０出力信号ｆｏの接続からもたらされ
る。プログラム可能論理回路１０が入力ピン４６または
２６のうちの１つの上に設けられる何らかの他のソース
によってクロック動作されると仮定すると、その場合信
号ｆｏは適するようにゲートされかつシーケンスに従っ
てステートマシンにプログラムされかつタイミング信号
として出力２６の１つまたはそれ以上に与えられるかも
しれない。述べられたように、ｆｏそれ自身がステート
マシンによって制御されるそれの周波数を宵してもよい
。いずれのそのような出力信号も第１に出力レジスタ３
０のうちの１つを介して通過しなければならないので、
これらの信号はステートマシンをクロック動作するのに
用いられるクロック信号のいずれのソースにも同期させ
られるであろう。そのような同期はもちろん出力回路ブ
ロック２４の１つまたはそれ以上の中に対応するＯＲゲ
ート２８の出力から出力バッフ７３２の入力への経路（
図示せず）を設けることによって避けられることができ
るかもしれず、その経路はヒユーズプログラム可能マル
チプレクサ（図示せず）によって選択されてもよい。

第１図の装置は、ＡＮＤアレイ２２への別の入力として
位相ロックループ内の何らかの他の点からの接続（図示
せず）を設けることによって、この発明のさらに別の応
用を明示するように修正されてもよい。たとえば、ｆ（
信号がＡＮＤアレイ２２に供給されてもよい。これはプ
ログラム可能論理回路１０においてｆｏおよびｆｉ信号
の間の成る相互作用を可能とする。これらの能力は第２
図においてより明瞭に示される。第２図はプログラム可
能論理回路１０２と同一のチップ上に集積されたＰＬＬ
１００を示し、それは位相シフタとして働くようにプロ
グラムされる。ＰＬＬ１００およびプログラム可能論理
回路１０２の関係のある部分だけが示される。ＰＬＬ１
００は位相検出器１０４を含み、それの出力はダンピン
グフィルタ１０６に送られる。ダンピングフィルタ１０
６の出力はＶＣ０１０８への入力を形成し、それの出力
ｆｏは２による除算のカウンタ１１０への入力を形成す
る。カウンタ１１０の出力ｆｌは位相検出器１０４への
フィードバック信号入力を形成しかつ位相検出器１０４
への他の入力ｆ１は別のソース（図示せず）によって供
給される。

プログラム可能論理回路１０２はＡＮＤアレイ１２０と
複数個のＯＲゲート１２２を何する組合わせアレイを含
む。Ｖｃｏ出力信号ｆｏはＡＮＤアレイ１２０の一方の
入力１２８ｂに与えられ、かつカウンタ１１０の出力ｆ
ｒがＡＮＤアレイ１２０の別の入力１２８ａに与えられ
る。ＡＮＤアレイ１２０の積の項の出力は１２２ａ、１
２２ｂ。

１２２Ｃおよび１２２ｄで示される４のＯＲゲートに与
えられ、それはそれぞれの出力線１３０ａ。

１３０ｂ、１３０ｃおよび１３０ｄ上に出力信号を与え
る。ＡＮＤアレイ１２０はプログラムされ、かつ積の項
の出力がＯＲゲート１２２ａ、１２２ｂ、１２２Ｃおよ
び１２２ｄに接続され、そのため以下のブール関数を実
行する。

１３０　ａ　−ｆ　Ｆ１３０ｂ−ｆｏ−ｆｒ　＋ｆｏ　　φｆｔ１３０ｃｍｆ
ｐ１３０ｄ−ｆｏ　　−ｆｌ　＋ｆｏ　　・ｆｙ多くの入
力、積の項の出力およびＯＲゲート１２２が組合わせ論
理回路１０２内に、第２図に示されているものの他に設
けられてもよい。

そのようにプログラムされているので、第２図の装置は
入力信号ｆｉに対する位相シフタとして動作するという
ことが理解される。プログラム可能論理回路１０２の出
力１３０ａがＰＬＬ１００内においてフィードバック信
号ｆｔの反転されないバージョンである信号を受取る。

この信号はＰＬＬ１００によって入力信号ｆｉと同じ周
波数を有するように保証される。プログラム可能論理回
路１０２の出力１３０ｃはｆｐの反転されたバージョン
を受取りかつそれゆえ出力１３０ａ上の信号に続く１８
０°である信号を搬送する。プログラム可能論理回路１
０２の出力１３０ｂはｆｏおよびｆｌのＸＮＯＲを搬送
し、かつｆｏがｆｌの２倍の周波数において発振するの
で、その信号はｆＩ！（および出力１３０ａ上の信号）
と同じ周波数を有するがしかし９０°だけ出力１．３０
　ｃｌ上の信号から遅れる。同しように、プログラム可
能論理回路１２２の出力１３０ｄはｆｏおよびｆｉのＸ
ＯＲである信号を搬送し、それはｆｃと同じ周波数でか
つ出力１３０ａ上の信号から２７０°の位相遅れで発振
する。

第２図において示され、示されるように接続された単一
チップ上のＰＬＬ１００およびプログラム可能論理回路
１０２の設置は、それゆえお互いから９０’に位相シフ
トされた４の信号を出力するように装置をプログラミン
グすることを可能にする。もし分割器ネットワーク１１
０が増加され、かつ付加的な入力が段間信号からプログ
ラム可能論理回路１０２へ与えられれば、そのとき出力
のＩｆｊｆの位相間隔が減じられることができるという
ことが明らかであろう。加えて、そこにおいて位相ロッ
クループ内の様々な点からの１３号がプログラム可能論
理回路への入力として与えられるＰＬ■、およびプログ
ラム可能論理回路の組合せに対して他の応用が明らかで
あろう。

これらの回路の各々においてＰＬＬ部分はおそら〈従来
のものであってもよい。ＶＣＯもまた従来のものであっ
てもよく、かつ、たとえば、７０ないし１００ＭＨｚの
間の周波数において動作してもよい。選択される位相検
出器は多くの周知の型のいずれかのものであってもよく
、それがその２つの入力上で受取るであろう信号の形成
を取扱うように設計されている限り、それ自身アナログ
またはデジタルであってもよい。付加的に、ＰＬＬ内の
様々な構成要素の各々において固有である設計の兼ね合
いはＰＬＬ技術に精通している人に対して明らかであろ
う。ＰＬＬ技術に関する背景材料は以下の参考文献のい
ずれにおいても見い出されるかもしれない、エフ・ガー
ドナー（Ｆ、　　Ｃ。

ａｒｄｎｅｒ）の「位相ロック技術（Ｐｈａｓｅｌｏｃ
ｋ　　Ｔｅｃｈｎｉｑｕｅｓ）Ｊ　　（ＮｅｗＹｏｒｋ
：Ｗｉｌｅｙ、１９７９）、エイ・ブランチヤード（Ａ
、Ｂｌａｎｃｈａｒｄ）　　（ＮｅｗＹｏｒｋ：Ｗｉ　
ｌｅｙ　　１９７６）およびニス・ソクロフ（Ｓ、５ｏ
ｃｌｏｆ）の［アナログ集積回路の応用（Ａｐｐｌｉｃ
ａｔｉｏｎｓ　　ｏｆＡｎａｌｏｇ　Ｉｎｔｅｇｒａｔ
ｅｄ　　Ｃ１ｒｃｕｉｔｓ）Ｊ　　（Ｐｒｅｎｔｉｃｅ
　　Ｈａｌｌ。

１９８５））。

アナログおよびデジタル回路が同一チップ上に集積され
るので、標準的な技術が信号の相互結合を最小限にする
ために用いられるべきである。そのような技術はアナロ
グおよびデジタル部分を可能な限りチップ上で物理的に
別個に保つこと、平行な腺がアナログおよびデジタル信
号を搬送することを避けること、およびアナログおよび
デジタルの電力および接地を別個に維持することを含む
。

第３図はこの発明のさらに別の実施例を示す。

第１図の実施例のように、第３図の実施例はＰＬＬ部分
２００およびプログラム可能論理回路部分２０２を含む
。ｆｉ入力およびｆｐ大入力有しかつ外部ピン２０８に
接続される出力を合する位相検出器２０６をＰＬＬ部分
２００が含む。別の外部ピン２１０がＶＣＯ２１２の電
圧制御入力に接続される。設：１者は、ピン２０８と２
１０との間に第３図において２１４で示される、所望の
複雑さのダンピング回路を接続してもよい。ＶＣＯ２１
２の出力は４ビツトカウンタ２１６のクロック入力に接
続されるｆｏ倍信号あり、それの５の出力（２°ないし
２４）はフィードバックマルチプレクサ２１８の５の入
力に接続される。フィードバックマルチプレクサ２１８
は第６の入力２２０を有し、それへの接続は以下に説明
される。フィードバックマルチプレクサ２１８はヒユー
ズのバンク２２２に従ってプログラム可能であり、位相
検出器２０６のｆｌ入力に戻って接続される出力２２４
を供給する。位相検出器２０６の１５入力は入力信号バ
ッファ２３０の出力に接続される。

入力信号バッファ２３０の一方の入力はＸ２パツケージ
ピンに接続され、かつ第２の入力は入力マルチプレクサ
２３２の出力に接続される。入力マルチプレクサ２３２
はヒユーズ２３４に従ってプログラム可能であり、かつ
２の入力を有する。これらの入力の第１のものはＸ１パ
ツケージピンに接続されかつ２３６で示される第２の入
力は下記に説明されるように接続される。入力Ｘ１およ
びＸ２は外部クリスタルを受入れるようにまたはＸｌ上
に外部的に与えられた発振する信号Ｆ、′を受取るよう
にのいずれかに適応される。

プログラム可能論理回路２０２は、複数個の入力のいず
れのサブセットにも基づく積の項の出力を供給するよう
にヒユーズプログラム可能であるＡＮＤアレイ２５０を
含む。（「サブセット」という用語はこの出願において
数学的意味で用いられ、組のサブセットは組のすべての
要素を含むかもしれない。）アレイ入力のうちの７つの
グループ２５２は外部パッケージピンに接続される。２
５４で示されるアレイ入力のうちの８番目のものもまた
外部パッケージピンに接続されかつさらに以下に説明さ
れるように接続される。２５６て示されるアレイ入力の
別のものは位相検出器２０６のｆ　入力に接続され、か
つアレイ入力のあと５つのグループ２５８は４ビツトの
カウンタ２１６の５のそれぞれの出力に接続される。

ＡＮＤアレイ２５０の積の項の出力のうちの８のグルー
プ２６０は８×８のヒユーズアレイ２６１を介してＯＲ
ゲート２６２の８の入力に接続され、それの出力はＰＬ
Ｌ部分２００内のフィードバックマルチプレクサ２１８
の入力２２０に接続される。８の積の項の出力の同一の
グループ２６０はまた別の８Ｘ８のヒユーズアレイ２６
５を介して別のＯＲゲート２６６の８の入力に接続され
、それの出力は入力マルチプレクサ２３２の入力２３６
に接続される。ＡＮＤアレイ２５０からの出力の積の項
の同一のグループを小さなヒユーズアレイを介して１つ
よりも多いＯＲゲートに与えるために用いることは積の
項の共用として周知である。

プログラム可能論理回路２０２は４の出力論理マクロセ
ル２７０を含む。マクロセル２７０の各々はＡＮＤアレ
イ２５０からの積の項の出力のうちの８のグループ２７
２を受取りかつ、積の項の共用の態様で、それらをそれ
ぞれのヒユーズアレイ２７３および２７５を介して２つ
のＯＲゲート２７４および２７６に与える。各々のマク
ロセル内のＯＲゲート２７４の出力はそのマクロセル内
の出力バッファ２７８の入力を与え、そのバッファの出
力能動化入力は各マクロセルごとに積の項の出力の別の
ものに接続される。各々の出力バッファ２７８の出力は
各マクロセルごとにＩ１０ピン２８０へおよび同様にＡ
ＮＤアレイ２５０のアレイ入力の対応するものの両方に
接続される。

各々のマクロセル２７０内のＯＲゲート２７６の出力は
マクロセル内のレジスタ２９０の０入力に接続され、そ
のレジスタのＱ出力は各レジスタごとの別の出力バッフ
ァ２９２の入力に接続される。マクロセル２７０の各々
の中のレジスタ２９０の向出力はＡＮＤアレイ２５０へ
のさらに別の入力を形成する。各々の出力バッファ２９
２の出力はＩ１０ピン２９５へかつまたＡＮＤアレイ２
５０への入力の別の対応する１つへも接続される。

マクロセル２７０のすべての４つ内の出力バッファ２９
２のための共通出力能動化はＡＮＤアレイ２５０の単一
の出力に接続される。同じように、マクロセル２７０の
すべての４つ内のレジスタ２９０のための共通プリセッ
トがＡＮＤアレイ２５０の単一の出力に接続され、かつ
マクロセル２７０のすべての中のレジスタ２９０のため
の共通リセットがＡＮＤアレイ２５０の単一の出力に接
続される。

各々のマクロセル２７０はそれぞれのヒユーズバンク２
９６に従ってヒユーズプログラム可能であるクロックマ
ルチプレクサ２９４を含む。各々のクロックマルチプレ
クサ２９４の出力は対応するマクロセル２７０内のレジ
スタ２９０のクロック入力に接続され、かつ３の入力３
００．３０２および３０４を有する。マクロセル２７０
の各々内のクロックマルチプレクサに対する入力３００
はＡＮＤアレイ２５０の出力の対応する１つに接続され
る。クロックマルチプレクサ２９４のすべてへの入力３
０２が先に説明された入力２５４に共通で接続される。

最終的に、クロックマルチプレクサ２９４のすべてへの
入力３０４がＰＬＬ部分２００内のフィードバックマル
チプレクサ２１８の出力２２４に共通で接続される。

第１図の装置とともに第３図の装置がこの発明のいくつ
かの局面を示す。たとえば、ＰＬＬ２００の様々なノー
ドにおいて存在する信号はＡＮＤアレイ２５０の入力へ
利用可能である。そのようなノードは、４ビツトのカウ
ンタ２１６の４の段の各々の出力と同様、位相検出器２
０６へのｆｏ入力を含む。４ビツトのカウンタ２１６の
２°出力、それはＶＣＯ２１２のｆｏ比出力続くが、そ
れもまたＡＮＤアレイ２５０への入力のグループ２５８
内において利用可能である。

この発明の別の局面を示して、プログラム可能論理回路
ブロック２０２内のＯＲゲート２６２の出力はフィード
バックマルチプレクサ２１８の入力２２０を介して位相
検出器２０６のｆｊ大入力選択可能に結合される。これ
は位相検出４２０６にフィードバック信号を供給するこ
とにおいて設計者に対して大きな融通性を可能にする。

プログラム可能論理回路２０２をプログラミングする１
つの有利なやり方は、４ビツトのカウンタ２１６の５の
出力が予め定められた値に達するごとに１のパルスを有
するようにＯＲゲート２６２の出力上に信号を発生する
ことを含む。

この発明のさらに別の局面を示して、ＯＲゲート２６６
から抽出するプログラム可能論理回路２０２の出力が入
力マルチプレクサ２３２を介して位相検出器２０６のｆ
ｉ入力に選択可能に結合される。この発明のさらに別の
局面を示して、クロックマルチプレクサ２９４は状態レ
ジスタ２９０をクロック動作するために、フィードバッ
クマルチプレクサ２１８の出力から、外部ピン２５４か
ら、またはＡＮＤアレイ２５０の出力から、クロック信
号を選択することができる。もちろん、ＡＮＤアレイ２
５０の出力が、４ビツトのカウンタ２１６の５の出力を
含む、ＡＮＤアレイ２５０への入力のいずれの組合わせ
関数としてもプログラムされることができる。

第１図の実施例と第３図の実施例との間の１つの違いは
、ダンピングフィルタ（第１図）が実質上オンチップに
置かれ、一方ダンピングフィルタ２１４（第３図）が完
全にオフチップに置かれていることである。ダンピング
フィルタを実質上オンチップに置くことは設計者が必ず
しもアナログ回路設計に十分精通していなくとも装置を
使用することを可能とする。一方、ダンピングフィルタ
をオフチップに置くことは設計者にいずれの所望の複雑
さのかついずれの所望の特徴を有するフイルタの実現を
可能にする。特に、もしダンピングフィルタがオフチッ
プに置かれれば、この発明に従う装置は、周波数変調、
周波数復調、ＦＳＫ復調、トーン検出またはノイズの多
いソースからの信号の回復を行なうために用いられるか
もしれない。多くの他の応用が明らかであろう。

この発明はそれの特定的な実施例に関して説明され、か
つこれらの実施例の多くの変形が特許請求の範囲内で可
能であるということが理解されるであろう。たとえば、
より複雑な二重ループを含み他の型の位相ロックループ
が第１図、第２図および第３図において示されたものの
代用とされるかもしれない。別の例として、位相検出器
、フィルタおよび／または制御される発振器がデジタル
で実現されるかもしれない。別の例として、各々のステ
ートマシン内のレジスタが図面に示されるＤフリップフ
ロップの代わりにまたはに加えて、トグルフリップフロ
ップまたは何らかの他の型のフリップフロップで実現さ
れるかもしれない。すべての場合において、そのような
フリップフロップの入力はやはりここでデータ入力とし
て呼ばれる。別の例として、プログラム可能論理回路内
のプログラム可能エレメントが焼切れ可能ヒユーズの代
わりにＭＯＳ装置を含むことができ、かつＵ■または電
気的消去可能かもしれない。すべてのこれらの変形およ
びこの明細書を読めば標準的当業者には明らかである他
のものが特許請求の範囲内であることを意図される。

【図面の簡単な説明】

第１図、第２図および第３図はこの発明を実現する集積
回路チップのブロック略図である。図において１０はプログラム可能論理回路であり、２０
は位相ロックループであり、２２はプログラム可能ＡＮ
Ｄアレイであり、２４は出力ブロックであり、２６はＩ
１０ピンであり、３２は出力バッファであり、３４はフ
ィードバックマルチプレクサであり、４４は入力マルチ
プレクサであり、４２は入力同期ラッチであり、４０は
入力回路ブロックであり、４６は入力ピンであり、５０
．５２．５４はＯＲアレイであり、８２はダウンカウン
タであり、７０は入力信号バッファであり、７２は位相
検出器であり、７６はパッケージピンであり、７４はダ
ンピングフィルタであり、７８は外部キャパシタであり
、１００は位相ロックループであり、１０２はプログラ
ム可能論理回路であり、１０４は位を目検出器であり、
１０６はダンピングフィルタであり、１１０はカウンタ
であり、１２２はＯＲゲートであり、２００は位相ロッ
クループであり、２０２はプログラム可能論理回路であ
り、２０６は位相検出器であり、２０８および２１０は
外部ピンであり、２１２はＶＣＯであり、２１４はダン
ピングフィルタであり、２１８はフィードバックマルチ
プレクサであり、２３゜は入力信号バッファであり、２
３２は入力マルチプレクサであり、２３４はヒユーズで
あり、２６２および２６６はＯＲゲートであり、２７０
は出力論理マクロセルであり、２７４および２７６はＯ
Ｒゲートであり、２７８および２９２は出力バッファで
あり、２９０はレジスタであり、２９４はクロックマル
チプレクサであり、２９６はヒユーズバンクである。特許出願人　アドバンスト・マイクロ・デイバイシズ・
インコーポレーテッド

Claims

【特許請求の範囲】

（１）単一集積回路チップであって、アナログ機能ブロック（２０、１００、２００）と、少なくとも１つの論理回路入力（たとえば、２６、４６
、１２８ａ、２５６）および少なくとも１つの論理回路
出力（たとえば、２６、６０、１３０ａ、２３６、２８
０）を有するプログラム可能論理回路（１０、１０２、
２０２）と、前記アナログ機能ブロックを前記プログラム可能論理回
路に結合するためのブロック間結合手段（たとえば、６
０、８３、１２８ａ、２２０、２３６、２５６、２５８
、３０４）とを含む、単一集積回路チップ。
（２）前記アナログ機能ブロックがデジタルからアナロ
グへのコンバータを含む、請求項１に記載の集積回路。
（３）前記アナログ機能ブロックがアナログコンパレー
タを含む、請求項１に記載の集積回路。
（４）前記アナログ機能ブロックが位相ロックループ（
２０、１００、２００）を含む、請求項１に記載の集積
回路。
（５）請求項４に記載の集積回路であって、前記位相ロ
ックループは、出力および第１（ｆ＿ｉ）および第２（ｆ＿ｆ）の入力
を有し、前記第１および第２の入力上の信号の間の位相
差を示す信号を供給するための位相検出器手段（７２、
１０４、２０６）と、発振する信号ｆ＿ｏを発生するための発振器手段（８０
、１０８、２１２）とを含み、前記発振器手段は前記信
号ｆ＿ｏを搬送する出力および制御入力を有し、前記信
号ｆ＿ｏは前記制御入力上の信号に応答する周波数を有
し、さらに、前記位相検出器手段の前記出力のフィルタ処理されたバ
ージョンを前記発振器手段の前記制御入力に結合するた
めのフィルタ手段（７４、７６、１０６、２０８、２１
０）とＰＬＬ入力クロック信号ｆ＿ｉを前記位相検出器手段の
前記第１の入力に結合するための手段（Ｘ１、Ｘ２、７
０、２３２）と、フィードバック信号ｆ＿ｆを前記位相検出器手段の前記
第２の入力に結合するためのフィードバック手段（８２
、１１０、２１６、２１８）とを含む、請求項４に記載
の集積回路。
（６）前記位相検出器手段によって供給される信号はア
ナログ信号である、請求項５に記載の集積回路。
（７）前記フィルタ手段が、実質上完全に前記集積回路
チップ上に置かれるアナログローパスフィルタ（７４、
１０６）を有する、請求項６に記載の集積回路。
（８）入力および出力を有する外部回路（２１４）とと
もに用いるための請求項５に記載の集積回路であって、
前記フィルタ手段は、前記位相検出器手段の前記出力を前記外部回路の前記入
力への接続のために結合するための手段（２０８）と、前記発振器手段の前記制御入力を前記外部回路の前記出
力への接続のために結合するための手段（２１０）とを
含む、請求項５に記載の集積回路。
（９）前記フィードバック手段が前記位相検出器手段の
前記第２の入力に前記信号ｆ＿ｏの周波数の１／ｎ倍で
ある周波数を有する信号を供給するための周波数分割器
手段（８２、１１０、２１６、２１８）を含み、ｎは既
知の整数である、請求項５に記載の集積回路。
（１０）ＰＬＬ入力クロック信号ｆ＿ｉを前記位相検出
器手段の前記第１の入力に結合するための前記手段が、
前記位相検出器手段の前記第１の入力に装置入力クロッ
ク信号ｆ＿ｉ′の周波数の１／ｍ倍である周波数を有す
る信号を供給するための周波数分割器手段を含み、ｍは
既知の整数である、請求項９に記載の集積回路。
（１１）前記プログラム可能論理回路は、少なくとも１つのアレイ入力および少なくとも１つのア
レイ出力を有しかつ前記アレイ出力の各々が前記アレイ
入力のサブセットの所望のブール関数であるアレイ出力
信号を搬送するようにプログラム可能であるプログラム
可能組合わせアレイ（２２、２８、５０、５２、５４、
１２０、１２２、２５０、２６２、２６６、２７４、２
７６）と、前記アレイ入力の１つに前記論理回路入力のうちの１つ
（たとえば、４６）の上の信号を供給するための論理回
路入力結合手段（たとえば、４２、４４）と、前記論理回路出力のうちの１つ（たとえば、２６）に前
記アレイ出力の１つの上の信号を供給するための論理回
路出力結合手段（たとえば、３０、３２）とを含む、請
求項４に記載の集積回路。
（１２）前記論理回路入力結合手段が前記論理回路入力
の前記１つに結合されたデータ入力および前記アレイ入
力の前記１つに結合されたデータ出力を有する入力同期
レジスタ（４２）を含む、請求項１１に記載の集積回路
。
（１３）前記プログラム可能論理回路が前記アレイ出力
の１つに結合された入力および前記アレイ入力の１つに
結合された出力を有する状態レジスタ（３０、２９０）
をさらに含む、請求項１１に記載の集積回路。
（１４）前記ブロック間結合手段は、前記位相ロックル
ープの特定のノードからの信号を前記論理回路入力のう
ちの１つに結合するための手段（８３、１２８ａ、１２
８ｂ、２５６、２５８）を含む、請求項４に記載の集積
回路。
（１５）前記ブロック間結合手段は、前記位相ロックル
ープの特定のノードからの信号を前記論理回路入力のう
ちの１つに結合するための手段（８３、１２８ａ、１２
８ｂ、２５６、２５８）を含む、請求項５に記載の集積
回路。
（１６）前記特定のノードは前記発振器手段の前記出力
である、請求項１５に記載の集積回路。
（１７）前記特定のノードは前記位相検出器手段の前記
第１の入力である、請求項１５に記載の集積回路。
（１８）前記フィードバック手段は、前記フィードバッ
ク信号ｆ＿ｆを信号ｆ＿ｏの１／ｎ倍である周波数を有
する信号として供給する出力を有する周波数分割器（８
２、１１０、２１６）を含み、かつ前記特定のノードは
前記周波数分割器の前記出力である、請求項１５に記載
の集積回路。
（１９）前記ブロック間結合手段は前記論理回路出力の
少なくとも１つに応答して前記位相ロックループの特定
の構成要素の動作を制御するための手段（たとえば、６
０、２２０）を含む、請求項４に記載の集積回路。
（２０）前記位相ロックループは、出力および第１（ｆ＿ｉ）および第２（ｆ＿ｆ）の入力
を有し、前記第１および第２の入力上の信号の間の位相
差を示す信号を供給するための位相検出器手段（７２）
と発振する信号ｆ＿ｏを発生するための発振器手段（８０
）とを含み、前記発振器手段は前記信号ｆ＿ｏを搬送す
る出力および制御入力を有し、前記信号ｆ＿ｏは前記制
御入力上の信号に応答する周波数を有し、さらに、前記位相検出器手段の前記出力のフィルタ処理されたバ
ージョンを前記発振器手段の前記制御入力に結合するた
めのフィルタ手段（７４）と、ＰＬＬ入力クロック信号
ｆ＿ｉを前記位相検出器手段の前記第１の入力に結合す
るための手段（Ｘ１、Ｘ２、７０）と、前記位相検出器手段の前記第２の入力に信号ｆ＿ｏの周
波数の１／ｎ倍である周波数を有する信号を結合するた
めの周波数分割器手段（８２）とを含み、前記特定の構成要素は前記周波数分割器手段であり、さらに前記特定の構成要素の動作を制御するための前記
手段は前記論理回路出力の前記少なくとも１つ（６０）
に応答して前記周波数分割器手段にｎを供給するための
手段を含む、請求項１５に記載の集積回路。
（２１）前記プログラム可能論理回路は複数個の出力レ
ジスタをさらに含み、前記出力レジスタの各々の入力は
前記アレイ出力の１つに結合され、ｎは前記複数個の出
力レジスタ内にストアされた値によって表わされ、そこ
において前記周波数分割器手段にｎを供給するための前
記手段は前記複数個の出力レジスタの前記出力を前記周
波数分割器手段に結合するための手段を含む、請求項２
０に記載の集積回路。
（２２）前記フィードバック手段は非ループ信号を前記
位相検出器手段の前記第２の入力に結合するための手段
（２１８）を含み、さらにそこにおいて前記ブロック間
結合手段は、前記発振器手段の前記出力を前記論理回路アレイ入力の
うちの１つに結合するための手段（２５８）と、非ループ信号を前記位相検出器手段の前記第２の入力に
結合するための前記手段に前記論理回路出力の第１の１
つを結合するための手段とを含む、請求項５に記載の集
積回路。
（２３）非ループ信号を結合するための前記手段は前記
位相検出器手段の前記第２の入力に前記論理回路出力の
前記第１の１つまたは前記発振器手段の前記出力のいず
れかを選択可能に結合するための手段（２１８）を含む
、請求項２２に記載の集積回路。
（２４）前記ブロック間結合手段は前記論理回路出力の
うちの１つを前記位相検出器手段の前記第１の入力に結
合するための手段（２３２）を含む、請求項５に記載の
集積回路。
（２５）前記論理回路出力結合手段は、前記アレイ出力
のうちの１つに結合されるデータ入力を有しかつクロッ
ク入力を有する出力レジスタ（３０、２９０）を含み、
かつそこにおいて前記ブロック間結合手段は前記位相ロ
ックループの特定のノードからの信号を前記出力レジス
タの前記クロック入力に結合するためのクロック結合手
段（８６、２９４）を含む、請求項１１に記載の集積回
路。
（２６）その上に位相ロックループ（２０、２００）が
製作された単一集積回路チップであって、第１および第２の入力を有しかつ位相検出器の第１およ
び第２の入力上の信号の間の位相差を示すアナログ信号
を搬送する出力を有する位相検出器（７２、２０６）と
、アナログ制御入力および前記アナログ制御入力に応答す
る周波数を有する信号ｆ＿ｏを搬送する出力を有する制
御可能発振器（８０、２１２）とを含み、前記アナログ
制御入力は前記位相検出器の前記出力によって搬送され
る前記アナログ信号のフィルタ処理されたバージョンを
受取るように結合され、さらに、前記発振器の前記出力に結合された入力の端部を有しか
つ前記位相検出器の前記第２の入力に結合された出力の
端部を有するフィードバック経路（８２、２１６、２１
８、２２４）とを含み、前記集積回路チップはその上に
プログラム可能ステートマシン（１０、２０２）がさら
に製作されて、それは、複数個のアレイ入力および複数個のアレイ出力を有する
プログラム可能組合わせアレイ（２２、２８、５０、５
２、５４、２５０、２６２、２６６、２７４、２７６）
と、複数個の状態レジスタ（３０、２９０）とを含み、各々
がデータ入力、データ出力およびクロック入力を有し、
前記データ入力の各々が前記アレイ出力の１つに結合さ
れかつ前記データ出力のサブセットが前記アレイ入力の
対応するサブセットに結合され、前記集積回路チップはさらにその上に前記信号ｆ＿ｏを
前記状態レジスタの前記クロック入力の少なくとも１つ
に結合するための手段（８６、２１６、２５８、２５０
、３００、２１８、２２４、３０４、２９４）が製作さ
れる、単一集積回路チップ。
（２７）前記信号ｆ＿ｏを前記クロック入力の少なくと
も１つに結合するための前記手段は前記発振器の前記出
力を前記クロック入力に接続する導体を含む、請求項２
６に記載の集積回路。
（２８）結合のための前記手段は出力および少なくとも
第１および第２の信号入力を有するクロックマルチプレ
クサ（８６、２９４）を含み、前記第１の信号入力は前
記発振器の前記出力に結合され、前記第２の信号入力は
前記アレイ出力の１つに結合されかつ前記クロックマル
チプレクサの前記出力は前記状態レジスタのうちの前記
少なくとも１つの前記クロック入力に結合される、請求
項２６に記載の集積回路。
（２９）前記クロックマルチプレクサによって行なわれ
る選択はヒューズプログラム可能である、請求項２８に
記載の集積回路。
（３０）前記発振器の前記出力は前記アレイ入力のうち
の１つにさらに結合される、請求項２８に記載の集積回
路。
（３１）前記発振器の前記出力は前記アレイ入力のうち
の１つにさらに結合される、請求項２６に記載の集積回
路。
（３２）前記位相検出器の前記第２の入力は前記アレイ
入力のうちの１つにさらに結合される、請求項３１に記
載の集積回路。
（３３）前記フィードバック経路は、前記発振器の前記
出力に結合される信号入力、前記位相検出器の前記第２
の入力に結合される信号出力、および前記アレイ出力の
サブセット（６０）に結合されるロードｎ入力ポートを
有するｎによる除算の周波数分割器（８２）を含む、請
求項２６に記載の集積回路。
（３４）前記周波数分割器は前記アレイ出力のうちの１
つに結合されるロード能動化入力をさらに有する、請求
項３３に記載の集積回路。
（３５）前記フィードバック経路はｐ段２進カウンタ（
２１６）を含み、各々の段は信号入力および信号出力を
有し、第１の段の信号入力は前記発振器の前記出力に結
合され、かつ他の段の各々の信号入力は前の段の信号出
力に結合され、最後の段の信号出力は前記位相検出器の
第２の入力に結合され、前記段の各々の前記信号入力お
よび前記位相検出器の前記第２の入力は各々それぞれの
アレイ入力（２５８）に結合される、請求項２６に記載
の集積回路。
（３６）集積回路であって、第１（２０８）および第２
（２１０）のパッケージリードおよび前記第１のパッケ
ージリードに結合可能な信号入力および前記第２のパッ
ケージリードに結合可能な信号出力を有する外部回路（
２１４）とともに用いるためのものであって、前記位相
検出器の前記出力は前記第１のパッケージリードに結合
されかつ前記制御可能発振器の前記制御入力は前記第２
のパッケージリードに結合される、請求項２６に記載の
集積回路。
（３７）前記フィードバック経路は、前記発振器の前記出力に結合される信号入力を有するｐ
段２進カウンタ（２１６）を含み、前記カウンタの各々
の段は出力を有し、さらに、前記位相検出器の前記第２
の入力に結合される出力を有するフィードバックマルチ
プレクサ（２１８）を含み、前記フィードバックマルチ
プレクサは前記発振器の前記出力、前記カウンタの前記
段の各々の前記出力、および前記アレイ出力（２２０）
のうちの１つからなるグループ内のエレメントの第１の
１つに結合される第１の入力をさらに有し、前記フィー
ドバックマルチプレクサは前記エレメントの前記第１の
１つとは異なる前記グループ内の前記エレメントの第２
の１つに結合される第２の入力をさらに有する、請求項
２６に記載の集積回路。
（３８）前記フィードバックマルチプレクサは前記グル
ープ内の前記エレメントの各々に結合される入力を有す
る、請求項３７に記載の集積回路。
（３９）前記フィードバック経路は前記フィードバック
経路の前記入力の端部に結合される第１の入力、前記フ
ィードバック経路の前記出力の端部に結合される出力、
および前記アレイ出力のうちの１つに結合される第２の
入力（２２０）を有するフィードバックマルチプレクサ
（２１８）を含む、請求項２６に記載の集積回路。
（４０）前記フィードバック経路は前記フィードバック
経路の前記入力の端部と前記フィードバックマルチプレ
クサの前記第１の入力との間に結合される周波数分割器
（２１６）をさらに含む、請求項３９に記載の集積回路
。
（４１）外部的に結合可能である第１の入力（Ｘ１）、
前記位相検出器の前記第１の入力に結合される出力およ
び前記アレイ出力のうちの１つに結合される第２の入力
（２３６）を有する入力マルチプレクサ（２３２）がそ
の上にさらに製作される、請求項２６に記載の集積回路
。
（４２）外部キャパシタ（７８）とともに用いるための
単一の集積回路チップであって、前記チップはその上に
位相ロックループ（２０）が製作され、第１および第２の入力を有しかつ前記位相検出器の前記
第１および第２の入力上の信号の間の位相差を示すアナ
ログ信号を搬送する出力を有する位相検出器（７２）と
、前記外部キャパシタに結合可能でありかつ前記位相検出
器の前記出力に結合される入力を有しかつ出力をさらに
有するダンピングフィルタ（７４）と、電圧制御入力および前記電圧制御入力に応答する周波数
を有する信号ｆ＿ｏを搬送する出力を有するＶＣＯ（８
０）とを含み、前記電圧制御入力は前記ダンピングフィ
ルタの前記出力に結合され、さらに、前記発振器の前記出力に結合される信号入力、前記位相
検出器の前記第２の入力に結合される信号出力、ロード
ｎ入力ポートおよびロード能動化入力を有するｎによる
除算の周波数分割器（８２）とを含み、前記集積回路チップはその上にプログラム可能ステート
マシン（１０）がさらに製作され、複数個のアレイ入力
および複数個のアレイ出力を有するプログラム可能組合
わせアレイ（２２、２８、５０、５２、５４）と、複数個の状態レジスタ（３０）とを含み、前記状態レジ
スタの各々がデータ入力、データ出力およびクロック入
力を有し、前記データ入力の各々が前記アレイ出力のう
ちの１つに結合されかつ前記データ出力のサブセットが
前記アレイ入力の対応するサブセットに結合され、前記アレイ出力のサブセット（６０）が前記ｎによる除
算のカウンタの前記ロードｎ入力ポートに結合され、前
記アレイ出力のうちの１つが前記ｎによる除算のカウン
タの前記ロード能動化入力に結合されかつ前記アレイ入
力のうちの１つが前記ＶＣＯ出力（８３）に結合され、前記集積回路チップは出力および少なくとも第１および
第２の信号入力を有するクロックマルチプレクサ（８６
）をさらにその上に製作され、前記クロックマルチプレ
クサの前記第１の信号入力は前記ＶＯＣの前記出力に結
合され、前記クロックマルチプレクサの前記第２の信号
入力は前記アレイ出力のうちの１つに結合されかつ前記
クロックマルチプレクサの前記出力は前記状態レジスタ
の各々の前記クロック入力に結合される、単一集積回路
チップ。
（４３）複数個の外部的に接続可能なピンおよび前記複
数個のピンの第１（２０８）および第２（２１０）のも
のの間に結合可能な外部フィルタ回路（２１４）ととも
に用いるための単一集積回路チップであって、前記集積
回路チップはその上に位相ロックループ（２００）を製
作され、第１および第２の入力を有しかつ前記位相検出
器の前記第１および第２の入力上の信号の間の位相差を
示すアナログ信号を搬送する出力を有する位相検出器（
２０６）を含み、前記位相検出器の前記出力は前記第１
のピンに結合され、さらに、電圧制御入力および前記電
圧制御入力に応答する周波数を有する信号ｆ＿ｏを搬送
する出力を有するＶＣＯ（２１２）を含み、前記電圧制
御入力は前記第２のピンに結合され、さらに、前記ＶＯＣの前記出力に結合される信号入力を有するｐ
段２進カウンタ（２１６）を含み、前記カウンタの各々
の段は出力を有し、複数個の入力を有するフィードバックマルチプレクサ（
２１８）を含み、前記フィードバックマルチプレクサの
前記複数個の入力が前記２進カウンタ内の前記段の各々
の出力に結合される１つの入力、前記ＶＣＯの出力に結
合される１つの入力、およびもう１つの入力（２２０）
を含み、前記フィードバックマルチプレクサが前記位相
検出器の前記第２の入力に結合される出力（２２４）を
さらに有し、前記集積回路チップはその上にプログラム可能ステート
マシン（２０２）をさらに製作され、複数個のアレイ入
力および複数個のアレイ出力を有するプログラム可能組
合わせアレイ（２５０、２６２、２６６、２７４、２７
６）と、複数個の状態レジスタ（２９０）とを含み、前記状態レ
ジスタの各々がデータ入力、データ出力およびクロック
入力を有し、前記データ入力の各々が前記アレイ出力の
うちの１つに結合されかつ前記データ出力のサブセット
が前記アレイ入力の対応するサブセットに結合され、前記複数個のアレイ入力が前記位相検出器の前記第１の
入力に結合される１つのアレイ入力（２５８）および前
記ｐビットの２進カウンタの前記段の各々の前記出力に
結合される１つのアレイ入力（２５８）を含み、前記複数個のアレイへ出力は前記フィードバックマルチ
プレクサの前記さらなる入力に結合される１つのアレイ
出力（２２０）を含み、前記集積回路チップは前記複数個のピンの第３の１つ（
Ｘ１）に結合される第１の入力、前記位相検出器の前記
第１の入力に結合される出力および前記アレイ出力のう
ちの１つに結合される第２の入力（２３６）を有する入
力マルチプレクサ（２３２）をその上に製作され、前記集積回路チップは、前記アレイ出力のうちの１つに
結合される第１の入力（３００）、前記フィードバック
マルチプレクサの前記出力に結合される第２の入力（３
０４）および前記複数個のピンの第４の１つ（２５４）
に結合される第３の入力（３０２）および前記状態レジ
スタの少なくとも１つのクロック入力に結合される出力
を有する、クロックマルチプレクサ（２９４）がさらに
その上に製作された、単一集積回路チップ。