JPH0252223B2

JPH0252223B2 -

Info

Publication number: JPH0252223B2
Application number: JP55124749A
Authority: JP
Inventors: Ii Jonsuton Kureigu; Chandora Goiaru Rametsushu
Original assignee: John Fluke Manufacturing Co Inc
Current assignee: Fluke Corp
Priority date: 1979-09-14
Filing date: 1980-09-10
Publication date: 1990-11-09
Also published as: EP0025680B1; DE3064945D1; EP0025680A1; JPS5647766A; CA1144244A; US4276513A

Description

【発明の詳細な説明】本発明は、電子増幅回路、特に、オート・ゼロ
動作モードを含む電子増幅回路に係わる。

多くの電子回路にあつては、増幅器利得の精度
は、増幅後の波形と入力信号波形との関係の精度
ほど重要ではない。これに対して、他の回路にあ
つては、増幅器利得の精度が極めて重要である。
電子増幅回路が正確に利得値を提供することを要
求される場合の一つとして、未知信号の電圧レベ
ル測定がある。具体的には、種々の理由から電子
測定系が受信した入力信号を信号の電圧レベルを
測定する前に増幅または緩衝しなければならない
ことが多い。正確に測定するには入力信号の電圧
レベルが低過ぎる場合もある。ソース負荷を防止
するために入力電圧をソースから遮断しなければ
ならない場合もある。いずれの場合にも、入力電
圧を正確に測定するためには入力増幅器の利得が
正確であり、且つ、増幅器ドリフトに関係なく正
確に維持されなければならない。また、増幅器が
導入するオフセツト電圧及びその他の誤差は最小
限でなければならない。

従来は必要な利得精度を達成するため、温度補
償された線形増幅回路やチヨツパ増幅回路が測定
回路に組み込まれた。しかし、このような比較的
複雑な増幅回路には、製造コストが高く、また回
路素子数が多いために信頼性を欠くという欠点が
ある。

比較的複雑な高精度利得増幅回路の欠点を克服
するため、最近では電子測定系にオート・ゼロ増
幅回路を組み込むことが多い。オート・ゼロ増幅
回路とは、増幅器の入力がオート・ゼロ動作モー
ドと増幅動作モードとの間で切り換えられる回路
である。オート・ゼロ動作モード時には、入力信
号が一定の基準値（通常はアース電位）に従つて
設定され、コンデンサが増幅器の入力オフセツト
電圧に等しいレベルまで充電される。（エレクト
ロニクス技術の当業者には明らかなように、増幅
器の入力オフセツト電圧はドリフトに応じて変化
する。即ち、入力オフセツト電圧は、例えば温
度、給電電圧、時間などの種々のパラメータに敏
感である。）増幅動作モード時には、当該コンデ
ンサに充電された電荷が、入力オフセツト電圧誤
差の影響を打ち消すために利用され、入力信号は
正確に増幅される。換言すれば、オート・ゼロ増
幅回路は、増幅器の精度に依存しない。即ち、こ
のような回路は、比較的精度の低い増幅器を使用
するが、増幅器の不正確さに関連する信号を記憶
し、この記憶信号を利用することによつて、増幅
動作モード時に増幅器の不正確さを補償する。

公知のオート・ゼロ増幅回路は、それまで利用
されて来た高価で複雑な増幅器に特有な欠点の多
くを克服したが、それでもまだ依然として欠点を
具えている。例えば、公知のオート・ゼロ増幅回
路は、オート・ゼロ動作モード時にオート・ゼ
ロ・コンデンサをアース電位（またはその他の定
電圧値）に接続するからダイナミツク・レンジジ
が著しく制限される。このような構成では、増幅
器の入力端子及び出力端子における電圧が（増幅
動作モード時の）信号電圧レベルと（オート・ゼ
ロ動作モード時の）定電圧値またはアース電位と
の間で絶えず揺れることになる。この比較的大き
い電圧の揺れに基因して多くの問題が発生する。
具体的には、大きい電圧の揺れが、コモン・モー
ド揺れの大きさに比例するスパイク及びノイズを
発生させ、その結果、出力電圧にオフセツト電圧
誤差、利得誤差及びノイズが現われる。しかも、
オート・ゼロ動作モードには入力信号レベルと無
関係な定レベル（例えばアース電位）に接続され
るから、コモン・モード・リジエクシヨン比誤差
のようなコモン・モード増幅器誤差は改善されな
い。更に、増幅器が入力信号レベルとオート・ゼ
ロ・レベルとの間を揺れ、安定するのに必要な時
間にかんがみ、大きい電圧信号の揺れと速いオー
ト・ゼロ速度との間に矛循が存在するから、増幅
器のスルー・レート及び帯域幅には制限が加えら
れる。また、従来のオート・ゼロ増幅回路にあつ
ては、オート・ゼロ動作モードと高精度な増幅動
作モードとの切換えが、接合型電界効果トランジ
スタ（JFET）または金属酸化物半導体電界効果
トランジスタ（MOSFET）スイツチを利用して
行なわれる。スイツチ装置において電圧の揺れが
発生するから、スイツチ装置の電圧定格が公知オ
ート・ゼロ増幅回路の許容できる電圧の揺れを、
従つて、ダイナミツク・レンジを制限する。即
ち、公知オート・ゼロ増幅回路のダイナミツク・
レンジは、±２ボルトまたはそれ以下に制限され
るのが普通である。回路の複雑化またはコスト増
大を伴うことなくオート・ゼロ増幅回路のダイナ
ミツク・レンジを広げ、上記欠点を克服すること
が望まれることはいうまでもない。

従つて、本発明の目的は、新規の、改良された
オート・ゼロ増幅回路を提供することにある。

本発明の他の目的は、ダイナミツク・レンジが
広い新規の、改良されたオート・ゼロ増幅回路を
提供することにある。

本発明の他の目的は、出力信号に伴うオフセツ
ト電圧誤差、利得誤差及びノイズが極めて小さい
新規の、改良されたオート・ゼロ増幅回路を提供
することにある。

本発明のさらに他の目的は、オート・ゼロ動作
モードと高精度の増幅動作モードとの間の電圧の
揺れが比較的小さい新規の、改良されたオート・
ゼロ増幅回路を提供することにある。

本発明は、ダイナミツク・レンジの広いオー
ト・ゼロ増幅回路を提供する。広いダイナミツ
ク・レンジは、オート・ゼロ動作モード時にオー
ト・ゼロ増幅回路のオート・ゼロ・コンデンサを
定電圧レベル（例えばアース電位）ではなく入力
信号に接続することによつて達成される。

本発明の好ましい実施例は、オート・ゼロ動作
モードと高精度な増幅動作モードとの間で絶えず
切り換えられる演算増幅器を含む。オート・ゼロ
動作モード時には、オート・ゼロ・コンデンサと
演算増幅器の非反転入力との接続点がブートスト
ラツプ増幅器を介して入力信号電圧と接続する。
オート・ゼロ・コンデンサの他端は、演算増幅器
の出力に接続し、また演算増幅器の反転入力とも
接続する。その結果、オート・ゼロ・コンデンサ
は、演算増幅器の入力オフセツト電圧に等しい電
圧レベルまで充電される。高精度増幅動作モード
において、入力信号は、オート・ゼロ・コンデン
サを介して演算増幅器の非反転入力に供給され
る。オート・ゼロ・コンデンサの電圧は、演算増
幅器の入力オフセツト電圧と大きさは同じである
が符号が逆であるから、演算増幅器の入力オフセ
ツト電圧は、高精度増幅動作モードにおいて相殺
され、出力電圧は、入力電圧に演算増幅器の利得
を乗じた量となる。好ましくは、演算増幅器、ブ
ートストラツプ増幅器及びオート・ゼロ・コンデ
ンサのほかに、オート・ゼロ増幅回路は、３つの
ソリツドステート・スイツチを含む。第１ソリツ
ドステート・スイツチを前記ブートストラツプ増
幅器の出力と、オート・ゼロ・コンデンサ及び演
算増幅器反転入力の接続点との間に挿入し、第２
ソリツドステート・スイツチを演算増幅器出力と
オート・ゼロ・コンデンサの他端との間に挿入
し、第３ソリツドステート・スイツチを入力信号
端子とオート・ゼロ・コンデンサの他端との間に
挿入する。第１スイツチと第２スイツチが閉じ、
第３スイツチが開くと、オート・ゼロ増幅回路
は、オート・ゼロ動作モードとなる。第１スイツ
チと第２スイツチが開き、第３スイツチが閉じる
と、オート・ゼロ増幅回路は、高精度増幅動作モ
ードとなる。ソリツドステート・スイツチは、ト
ランジスタ、接合型電界効果トランジスタ
（JFET）、デブレツシヨン形金属酸化物半導体電
界効果トランジスタ（MOSFET）またはフオト
レジスタ・スイツチの形をとることもできるが、
好ましいスイツチのタイプは、低電荷注入特性に
かんがみＮチヤネル・エンハンスメント形
MOSFETである。必要に応じて、機械的または
電気機械的スイツチを使用することも可能であ
る。

本発明の好ましい実施態様では、アンダーラツ
プ時定・駆動回路によつてＮチヤネル・エンハン
スメント形MOSFETを制御する。アンダーラツ
プ時定・駆動回路は、矩形波を受信し、これに従
つて一対の矩形波制御信号を形成するアンダーラ
ツプ時定回路を含み、当該制御信号は、第１、第
２スイツチの導通状態と第３スイツチの導通状態
がオーバラツプしないように第１、第２及び第３
スイツチを制御する。こうして得られるアンダー
ラツプ時間は、本発明によるオート・ゼロ増幅回
路の動作中（例えばパルスのような）グリツチ
（glitch）が発生しないように設定される。

以上の要約から明らかなように、本発明のオー
ト・ゼロ増幅回路は、公知のオート・ゼロ増幅回
路の利点をすべて具え、しかも公知のものよりも
はるかに広いダイナミツク・レンジに亘つて機能
する。具体的には、本発明は、時間、温度及び低
周波ノイズに起因する増幅器入力オフセツト電圧
ドリフトを大幅に軽減する。本発明のオート・ゼ
ロ増幅回路は、また給電リジエクシヨン比
（PSRR）及びコモン・モード・リジエクシヨン
比（CMRR）に起因する増幅器入力オフセツト
電圧誤差を解消する。また、公知オート・ゼロ増
幅回路と異なり、広い増幅器帯域幅及び高いスル
ー・レートを必要としない。有限な増幅器ループ
利得に起因する誤差も大幅に軽減される。さら
に、本発明のオート・ゼロ増幅回路は、破壊電圧
の極めて低いスイツチを使用することにより電荷
注入を最小限に抑制することができる。破壊電圧
の低いスイツチは、電極間容量が小さいため、電
荷注入が小さくなるのである。高電圧増幅器を使
用すれば、典型的スイツチの電圧限界以上に電圧
を増幅することができる。本発明は、公知のオー
ト・ゼロ増幅回路に対して比較的経費のかからな
い改良を加えることで上記利点を得ることができ
る。

以下添付図面に従つて、本発明の上記目的及び
これに付随する種々の利点を詳述する。

本発明の好ましい実施例を説明するのに先立
ち、比較のため公知のオート・ゼロ増幅回路を説
明する。このような公知回路を第１図に図示し
た。

第１図図示の公知オート・ゼロ増幅回路は、演
算増幅器１１、オート・ゼロ・コンデンサ１３、
３つのＮチヤネル接合型電界効果トランジスタ
（JFET）スイツチ１５，１７及び１９、及びア
ンダーラツプ時定・駆動回路２１から成る。アン
ダーラツプ時定・駆動回路は、一つの矩形波信号
によつて制御され、一対の矩形波信号を形成す
る。この一対の矩形波信号は、JFETスイツチ１
５，１７及び１９のオン／オフ状態を制御し、そ
して、一方の矩形波信号がこれと連携のスイツチ
がオフになるように指令するなら他方の矩形波信
号が連携のスイツチがオフになるように指令し、
逆の場合には逆の関係になるように形成される。
また、オン指令は、オーバーラツプが起こらない
ように形成される。即ち、一つの出力がオフ状態
を指令する時と他方の出力がオン状態を指令する
時の間に僅かな時間遅延がある。

入力信号は、一つが接地されている一対の入力
端子２３及び同２４において受信される。接地さ
れていない入力端子２３は、第３のJFETスイツ
チ１９のソース端子に接続している。第３の
JFETスイツチ１９のドレイン端子は、オート・
ゼロ・コンデンサ１３の一方の側及び第２の
JFETスイツチ１７のドレイン端子に接続してい
る。第２のJFETスイツチ１７のソース端子は、
演算増幅器１１の出力及び演算増幅器１１の反転
入力に接続している。第１のJFETスイツチ１５
のドレイン端子は接地し、第１のJFETスイツチ
１５のソース端子は、オート・ゼロ・コンデンサ
１３の他方の側及び演算増幅器１１の非反転入力
に接続している。演算増幅器１１の出力は、一対
の出力端子の一方の出力端子２５とも接続してい
る。他方の出力端子２６は接地している。最後
に、アンダーラツプ時定・駆動回路２１の一方の
出力は、第１のJFETスイツチ１５及び第２の
JFETスイツチ１７のゲート端子に接続してい
る。この出力は、オート・ゼロ増幅回路をオー
ト・ゼロ動作モードにしたい時に第１のJFETス
イツチ１５及び第２のJFETスイツチ１７を能動
化するからオート・ゼロ（AZ）出力と呼称され
る。アンダーラツプ時定・駆動回路２１の他方の
出力は、第３のJFETスイツチ１９のゲートに接
続している。この他方の出力は、オート・ゼロ増
幅回路を正確な増幅動作モードにしたい時第３の
JFETスイツチ１９を能動化するから測定（Ｍ）
出力と呼称される。上述したように、アンダーラ
ツプ遅延を無視すれば、Ｍ出力はAZ出力と補完
関係にある。従つて、アンダーラツプ遅延を無視
すれば、第３のJFETスイツチ１９は、常に第１
のJFETスイツチ１５及び第２のJFETスイツチ
１７の状態とは逆の状態にある。

動作時には、第１図図示のオート・ゼロ増幅回
路は、交互にオート・ゼロ動作モードと高精度増
幅動作モードとになる。オート・ゼロ動作モード
において、第１のJFETスイツチ１５及び第２の
JFETスイツチ１７が閉じ（信号導通状態）、第
３のJFETスイツチ１９が開く（信号抑止状態）。
その結果、オート・ゼロ・コンデンサ１３と演算
増幅器１１の非反転入力との接続点が（第１の
JFETスイツチ１５を介して）接地する。また、
演算増幅器１１の出力は（第２のJFETスイツチ
１７を介して）オート・ゼロ・コンデンサ１３の
他端と接続する。従つて、オート・ゼロ・コンデ
ンサ１３は、演算増幅器１１のオフセツト入力電
圧に等しい電圧レベルまで充電される。オート・
ゼロ増幅回路は、電圧が安定する、即ち、演算増
幅器１１の出力がアース電位に達し、オート・ゼ
ロ・コンデンサ１３が完全に充電されるのに必要
な時間に亘つてこのオート・ゼロ動作モードのま
まである。

第１図図示のオート・ゼロ増幅回路が高精度増
幅動作モードにある時、第１のJFETスイツチ１
５及び第２のJFETスイツチ１７が開き、第３の
JFETスイツチ１９が閉じる。従つて、入力信号
は、オート・ゼロ・コンデンサ１３を介して演算
増幅器１１の非反転入力に供給される。その結
果、オート・ゼロ充電電圧が演算増幅器１１のオ
フセツト入力電圧を相殺し、出力端子間電圧は、
入力電圧に演算増幅器の利得を乗じた量となる。
図示実施例の場合、フイードバツク回路に抵抗が
含まれていないから当該利得は１である。第７図
との関連で後述するように、演算増幅器と共に公
知のフイードバツク抵抗回路を回路に組み込むこ
とによつて利得を提供できることはいうまでもな
い。

以上の説明及び第１図から明らかなように、第
１図図示演算増幅器１１の出力における電圧は、
入力電圧値とアース電位との間を揺れることにな
る。もつと具体的に説明すると、第２図の上段に
示すような入力電圧波形に対して、AZ信号及び
Ｍ信号のデユーテイー・サイクルが50％ならば出
力信号は第４段目に示すようにチヨツプされる。
即ち、出力電圧は、ゼロと正または負電圧レベル
との間を揺れる。このように電圧の揺れ幅が大き
いから、第１図図示のような公知オート・ゼロ増
幅回路のダイナミツク・レンジは、±２ボルトま
たはそれ以下に制限される。この制限を超える
と、出力電圧のコモン・モード揺れに比例するス
パイク及びノイズが出力信号中に許容できないオ
フセツト電圧誤差、利得誤差及びノイズを発生さ
せる。信号のコモン・モード・リジエクシヨンが
不充分なために発生する増幅器誤差もある。ま
た、JFETスイツチ間の信号電圧降下が装置の電
圧定格以上になるおそれがある。さらに、決定に
必要以上の時間がかかる。本発明は、このような
公知オート・ゼロ増幅回路の欠点を克服しようと
するものである。

第３図は、本発明の原理に従つて形成したオー
ト・ゼロ増幅回路の好ましい実施例の構成図であ
る。第３図図示のオート・ゼロ増幅回路は、第１
演算増幅器３１及び第２演算増幅器３３、オー
ト・ゼロ・コンデンサ３５、第１、第２及び第
3Nチヤネル・エンハンスメント形金属酸化物半
導体電界効果トランジスタ（MOSFET）スイツ
チ３７，３９及び４１、及びアンダーラツプ時
定・駆動回路４３を含む。詳しくは第８図及び第
９図との関連で詳述するように、アンダーラツプ
時定・駆動回路４３は、アンダーラツプ遅延を無
視すれば、互いに補完関係にありAZとＭで表わ
される一対のMOSFET制御信号を形成する。

入力信号は、一方が接地している一対の入力端
子４５及び４６間に供給される。接地していない
入力端子４５は、第１のまたはブートストラツプ
形演算増幅器３１の非反転入力に接続している。
第１演算増幅器３１の出力は、第１演算増幅器３
１の反転入力及び第1MOSFETスイツチ３７の
ソース端子に接続している。第1MOSFETスイ
ツチ３７のドレイン端子は、オート・ゼロ・コン
デンサ３５の一方の側及び第２演算増幅器３３の
非反転入力に接続している。入力端子４５は、第
3MOSFETスイツチ４１のドレイン端子にも接
続している。第3MOSFETスイツチ４１のソー
ス端子は、オート・ゼロ・コンデンサ３５の他方
の側及び第2MOSFETスイツチ３９のドレイン
端子に接続している。第2MOSFETスイツチ３
９のソース端子は、第２演算増幅器３３の反転入
力及び第２演算増幅器３３の出力に接続してい
る。第２演算増幅器３３の出力は、一対の出力端
子４７及び同４８の一つとも接続し、前記出力端
子４７及び同４８の他方は、接地している。

アンダーラツプ時定・駆動回路４３のAZ出力
は、第1MOSFETスイツチ３７及び第
2MOSFETスイツチ３９のゲートに接続してい
る。アンダーラツプ時定・駆動回路４３のＭ出力
は、第3MOSFETスイツチ４１のゲートに接続
している。最後に、第１演算増幅器またはブート
ストラツプ形増幅器の出力は、第１、第２及び第
3MOSFETスイツチ３７，３９及び４１のボデ
イー端子に接続している。この出力は、
MOSFETスイツチを駆動する基準電圧として作
用するブートストラツプ信号V_BSを形成する。

第３図及びこれに関連の以上の説明から明らか
なように、第３図図示のオート・ゼロ増幅回路
は、スイツチがＮチヤネルJFETではなくＮチヤ
ネル・エンハンスメント形MOSFETであり、第
1MOSFETスイツチ３７のソース端子が接地せ
ず、第１（ブートストラツプ）演算増幅器３１を
介して信号入力端子４５に接続していることを除
けば第１図図示のオート・ゼロ増幅回路と同様で
ある。従つて、オート・ゼロ・コンデンサ３５と
第２演算増幅器３３の非反転入力との接続点は、
オート・ゼロ動作モード中、接地するのではなく
入力信号を受信するように接続する。その結果、
第２演算増幅器３３の出力は、第１図図示演算増
幅器１１の出力のようにアース電位と入力信号電
圧との間を揺れることがない（第４図の第４段目
を参照）。即ち、出力電圧は、第１演算増幅器及
び第２演算増幅器のオフセツト電圧の量だけ揺れ
るに過ぎない。この値は、入力電圧がボルト単位
で表わされる程度であるとしてもミリボルト程度
であるから、第４図の第４段目に図示するにはあ
まりに小さ過ぎる。但し、第１図図示オート・ゼ
ロ増幅回路の場合と同様に、オート・ゼロ・コン
デンサ３５は、オート・ゼロ動作モード中に第２
演算増幅器３３の入力オフセツト電圧に相当する
レベルまで充電される。また、オート・ゼロ・コ
ンデンサ３５の充電は、増幅動作モード中、第２
演算増幅器３３の入力オフセツト電圧の極性と打
ち消し合うような極性で行なわれる。

第５図は、オート・ゼロ動作モード中における
第３図図示オート・ゼロ増幅回路中の信号フロ
ー・パスを示す。具体的には、オート・ゼロ動作
モード信号パスを実線で、不活性パスを破線で示
す。第3MOSFETスイツチ４１は開いているか
ら、入力端子４５とオート・ゼロ・コンデンサ３
５の第２及び第3MOSFETスイツチ３９，４１
の接続点に接続している側との間に電流は流れな
い。即ち、入力信号は、第１演算増幅器３１へ供
給される。

第５図に示すように、第１演算増幅器３１の非
反転入力における電圧は、V_IN＋V_OS1で表わすこ
とができる。但し、V_INは、入力電圧を表わし、
V_OS1は、第１演算増幅器３１の入力オフセツト電
圧を表わす。第１演算増幅器３１は、非反転増幅
器として接続され、第1MOSFETスイツチ３７
の電圧降下は、実質的にゼロであるから、オー
ト・ゼロ・コンデンサ３５と第1MOSFETスイ
ツチ３７のドレイン端子との接続点における電圧
もV_IN＋V_OS1である。第２演算増幅器３３の非反
転入力端子における電圧は、この電圧に第２演算
増幅器３３の入力オフセツト電圧を加えた量であ
る。即ち、第２演算増幅器３３の非反転入力端子
における電圧は、V_IN＋V_OS1＋V_OS2である。第２
演算増幅器３３も非反転接続であるから、第２演
算増幅器３３の出力もV_IN＋V_OS1＋V_OS2である。
この電圧は、オート・ゼロ・コンデンサ３５の他
方の側、即ち、オート・ゼロ・コンデンサ３５と
第2MOSFETスイツチ３９のドレイン端子との
接続点に供給される。従つて、オート・ゼロ・コ
ンデンサ３５の電圧降下は、第２演算増幅器３３
のオフセツト電圧V_OS2に等しい。具体的には、オ
ート・ゼロ・コンデンサ３５の電圧降下は、両端
子の電圧差に等しい。これらの電圧の一方はV_IN
＋V_OS1に等しく、他方の電圧はV_IN＋V_OS1＋V_OS2
に等しいから、オート・ゼロ・コンデンサ３５の
電圧降下はV_OS2に等しい。

第６図は、高精度増幅動作モードにおける第３
図図示オート・ゼロ増幅回路中の信号フロー・パ
スを示す。第５図の場合と同様に、信号フロー・
パスを実線で、不活性パスを破線でそれぞれ示
す。高精度増幅動作モードにおいて、第
1MOSFETスイツチ３７及び第2MOSFETスイ
ツチ３９が開き、第3MOSFETスイツチ４１が
閉じる。その結果、第２演算増幅器３３の出力と
オート・ゼロ・コンデンサ３５の他方の側との間
に信号接続関係は存在しない。即ち、オート・ゼ
ロ・コンデンサ３５は、入力信号を第２演算増幅
器３３の非反転入力に供給する。オート・ゼロ・
コンデンサ３５は第２演算増幅器３３のオフセツ
ト入力電圧V_OS2と等しく符号が反対の電圧を有す
るから、オート・ゼロ・コンデンサ３５の充電電
圧は、第２演算増幅器３３の入力オフセツト電圧
V_OS2を相殺する。具体的には、オート・ゼロ・コ
ンデンサ３５の入力端子側電圧は、当然V_INに等
しく、オート・ゼロ・コンデンサ３５の他方の端
子における電圧はV_IN−V_OS2に等しい。従つて、
第２演算増幅器３３の入力オフセツト電圧V_OS2を
加えた後の非反転入力端子電圧はV_INに等しく、
第２演算増幅器３３の出力電圧もV_INに等しい。
従つて、この出力電圧は、入力電圧と正確に一致
する。図示オート・ゼロ増幅回路における第２演
算増幅器の利得は１であるから、出力電圧が入力
電圧と正確に一致する。必要に応じ、第７図との
関連で後述するように、適当なフイードバツク抵
抗回路により第２演算増幅器３３の利得を制御す
ることができる。

以上の説明と、特に第５図及び第６図から明ら
かなように、第３図図示オート・ゼロ増幅回路中
の第２演算増幅器３３の出力及びその他の点にお
ける電圧の揺れは、V_INとV_IN＋V_OS1＋V_OS2の間で
ある。換言すれば、オート・ゼロ動作モードと高
精度増幅動作モードとの間の最大電圧揺れはV_OS1
＋V_OS2に等しく、この電圧は極めて小さく、ミリ
ボルト程度が普通である。電圧揺れがMOSFET
スイツチの最大電圧降下を決定するから、安価な
低電圧MOSFETスイツチ（またはその他の低電
ソリツドステート・スイツチング部材）を使用す
ることができる。にも拘らず、第３図図示のよう
なオート・ゼロ増幅回路のダイナミツク・レンジ
は、第１図図示のようななオート・ゼロ増幅回路
のダイナミツク・レンジよりもはるかに広い。具
体的には、既に述べたように第１図図示の公知オ
ート・ゼロ増幅回路のダイナミツク・レンジが±
２ボルトまたはそれ以下であるのに対して、第３
図図示の本発明実施例ではダイナミツク・レンジ
が±16.5ボルト以上である。しかも、このダイナ
ミツク・レンジに亘つて存在するノイズ及び誤差
の量は、第１図図示の公知オート・ゼロ増幅回路
のダイナミツク・レンジに存在するノイズ及び誤
差量よりもはるかに少ない。

要約すれば、本発明のオート・ゼロ増幅回路
は、時間、温度及び低周波ノイズに起因する増幅
器入力オフセツト電圧揺れによる誤差が実質的に
解消されるという点で第１図図示の公知オート・
ゼロ増幅回路よりも有利である。本発明のオー
ト・ゼロ増幅回路は、ほかにも多くの利点を具備
する。例えば、給電リジエクシヨン比（PSRR）
及びコモン・モード・リジエクシヨン比
（CMRR）に起因する増幅器入力オフセツト電圧
誤差が解消される。また、増幅器帯域幅及びスル
ー・レートを高く設定する必要はない。さらに、
増幅器ループ利得が有限であることから起こる誤
差が大幅に軽減される。また、各種スイツチに存
在する電圧が低いから、電極間容量が低く著しく
低電圧のMOSFETスイツチまたはその他のソリ
ツドステート形スイツチを利用することによつて
電荷注入を最小限に軽減できる。入力電圧が、従
つて増幅器電圧レベルが比較的高いにも拘わら
ず、スイツチ部分の電圧降下は比較的小さい。即
ち、本発明の実施例では、増幅電圧が典型的なス
イツチの限界値以上になつてもスイツチが破壊さ
れることはない。また、上記利点は、入手し易い
安価な構成素子を利用して達成できる。

第７図は、上記利点のほかに、増幅器利得及び
ほぼゼロの残留オフセツト電圧をも含む本発明の
好ましい実施例の変更態様を示す構成図である。
具体的には、第３図との関連で説明した素子のほ
かに、第７図図示実施例は、４つの抵抗器５１，
５３，５５及び５７、単極三投のスイツチ５９
（好ましくはFETスイツチで形成）、及び可変コ
ンデンサ６１及び同６３をも含む。第３図図示実
施例の場合と同様に、入力端子４５は、第１演算
増幅器３１の非反転入力に接続している。第１演
算増幅器３１の出力は、該第１演算増幅器の反転
入力及び第1MOSFETスイツチ３７のソース端
子に接続している。第1MOSFETスイツチ３７
のドレイン端子は、オート・ゼロ・コンデンサ３
５の一方の側及び第２演算増幅器３３の非反転入
力に接続している。第２演算増幅器３３の出力
は、出力端子４７に接続すると共に、三つの抵抗
器５１，５３及び５５を介して直列に接地してい
る。第２演算増幅器３３の出力は、また、単極三
投のスイツチ５９の一つの遠隔端子と接続してい
る。単極三投のスイツチ５９の他の遠隔端子は、
第１の抵抗器５１と第２の抵抗器５３の接続点と
接続している。単極三投のスイツチ５９の第３遠
隔端子は、第２の抵抗器５３と第３の抵抗器５５
の接続点と接続している。単極三投のスイツチ５
９の共通端子は、第２演算増幅器の反転入力に接
続すると共に、第４の抵抗器５７を介して第
2MOSFETスイツチ３９のソース端子と接続し
ている。第2MOSFETスイツチ３９のドレイン
端子は、第3MOSFETスイツチ４１のソース端
子及びオート・ゼロ・コンデンサ３５の他方の端
子に接続している。第3MOSFETスイツチ４１
のドレイン端子は、入力端子４５と接続してい
る。また、この入力端子４５は、第１の可変コン
デンサ６１を介してアンダーラツプ時定・駆動回
路４３のAZ出力と接続する。第1MOSFETスイ
ツチ３７のドレイン端子とオート・ゼロ・コンデ
ンサ３５との接続点は、第２の可変コンデンサ６
３を介してアンダーラツプ時定・駆動回路のＭ出
力と接続する。最後に、第１演算増幅器３１の出
力V_BSは、MOSFETスイツチ３７，３９及び４
１のボデイー端子と接続する。

エレクトロニクス技術の当業者には明らかなよ
うに、最初の３つの抵抗器５１，５３及び５５
は、第２演算増幅器３３の利得を制御する可調比
分圧器を形成する。例えば、必要に応じて利得を
１、８または64（またはその他任意の値）に設定
できる。第４抵抗器５７は、オート・ゼロ動作モ
ード時に必要なループ利得を安定させるのがその
目的である。可変コンデンサ６１及び同６３は、
MOSFETの極間容量を介して且つプリント回路
盤の浮遊容量を介してオート・ゼロ・コンデンサ
３５または（図示しない）入力フイルタ・コンデ
ンサに供給されるスイツチング制御信号Ｍ及び
AZに起因する電荷注入によつて発生する小さな
残留オオフセツト電圧を解消するように調整され
る。

V_BSは、MOSFET（及び第２演算増幅器３３の
フイードバツク路の利得を変化させるのに利用さ
れる任意のスイツチ制御部材）のスイツチングを
駆動する基準電圧として極めて有用であるだけで
なく、アンダーラツプ時定・駆動回路４３におけ
るMOSFET駆動制御信号AZ及びＭの形成を助け
るのに利用することもできる。

第８図は、本発明の好ましい実施例に使用する
のに好適なアンダーラツプ時定・駆動回路を示す
構成図であり、アンダーラツプ時定回路７１、第
１駆動回路７３及び第２駆動回路６５から成る。
アンダーラツプ時定回路７１は、４つの２入力
NANDゲートＧ１，Ｇ２，Ｇ３及びＧ４、４つ
のインバータI₁，I₂，I₃及びI₄、及び２つの抵抗
器R₁及びR₂から成る。矩形波発振源６７の出力
Ｚは、G₁の一方の入力に供給される。矩形波は、
任意の適当なデユーテイー・サイクルに設定され
うる。本発明の一実施例では、矩形波（Ｚ）のデ
ユーテイー・サイクルは、40／60に選択されてい
る。即ち、波形は、1.6ミリ秒に亘つて低く、2.4
ミリ秒に亘つて高い。

G₁の他方の入力は、論理値の「高」を意味す
るLHに接続し、G₁はインバータとして作用す
る。G₁の出力は、R₁を介してLH、G₂の一方の入
力、I₃の入力及びG₄の一方の入力に接続する。
G₂の他方の入力は、LHと接続する。G₂の出力
は、R₂を介してLH及びG₃の一方の入力に接続す
る。G₂の出力は、また、I₂と直列にI₁を介してG₃
の他方の入力とも接続する。G₃の出力は、第１
駆動回路７３の制御入力と接続する。I₃の出力は
I₄の入力に接続し、I₄の出力はG₄の第２入力に接
続する。G₄の出力は、第２駆動回路６５の制御
入力に接続する。

アンダーラツプ時定回路７１は、一つの矩形波
入力に基づき、矩形を呈する互いにほぼ補完関係
にある２つの制御信号を提供する。当該制御信号
は、互いにほぼ補完関係を保ちながら、一方の信
号が第二の状態（OFF）から特定の第一状態
（ON）に移行する前に、前記特定の第一状態
（ON）にあつた別の信号は必ず前記第二の状態
（OFF）に移行する。図示の回路では、前記特定
の状態またはアンダーラツプ状態は、MOSFET
スイツチ・オンを制御するから、低状態である。
即ち、アンダーラツプ時定回路出力の一つが高状
態（OFF）から低状態（ON）に移行するとすれ
ば、それは、他方の信号が低状態（ON）から高
状態（OFF）に移行した後に行なわれる。この
作用は、どの出力が高状態から低状態に移行する
かとは無関係に行なわれる。従つて、すべての
MOSFETが同時に導通することはなく、第
1MOSFETスイツチ３７及び、第2MOSFETス
イツチ３９が導通状態なら第3MOSFETスイツ
チ４１は不導通であり、第3MOSFETスイツチ
４１が導通状態なら第1MOSFETスイツチ３７
及び第2MOSFETスイツチ３９は不導通である。
アンダーラツプ遅延時間の間、すべての
MOSFETが不導通であることはいうまでもな
い。この動作モードを第９図に従つて説明する。

第９図の第１段目は、矩形波発振源６７によつ
て形成される出力Ｚである。図示の波形は、全デ
ユーテイー・サイクルの60％に亘つて高く、40％
に亘つて低い。第９図の２段目は、G₁の出力で
ある。上述のように、G₁はインバータを形成す
る。即ち、G₁の出力は、G₁によつて形成される
時間遅延に相当する遅延を伴い、Ｚの反転形状を
呈する。同様に、G₂もインバータとして作用す
る。従つて、G₂は、Ｚと同波形を呈するがG₁及
びG₂によつて形成される時間遅延に相当する量
だけ遅延する。I₁の出力は、I₁の遅延量だけ遅延
したG₁の反転出力であり、I₂の出力は、I₂の分だ
け遅延したI₁の反転出力である。即ち、I₂の出力
は、二つ分の遅延時間だけ余計に遅延したG₂の
出力と同じである。G₃は、G₂及びI₂の出力を組
み合わせることにより第９図にG₃として図示し
たような信号を形成する。

I₃の出力は、G₂の出力と同じであり、G₂及びI₃
の遅延が同じなら同相関係にある。また、I₄の出
力は、I₁の出力と同じであり、I₁によつて形成さ
れる遅延がI₄によつて形成される遅延に等しけれ
ば同相関係にある。この場合、G₄の出力は、第
９図の関連段に図示したようになる。（G₂／I₃及
び／またはI₁／I₄遅延が等しくなければ、図示の
G₄出力は、同形ではあるが差に相当する量だけ
右または左へシフトする。）第９図から明らかなように、G₄の出力が高状
態から低状態へシフトする前にG₃の出力が低状
態から高状態へシフトする。また、G₃の出力が
高状態から低状態へシフトする前にG₄の出力が
低状態から高状態へシフトする。従つて、一方の
信号が低状態から高状態へシフトしてから他方の
出力が高状態から低状態へシフトするまでの間
に、アンダーラツプと定義する時間遅延が発生す
る。このアンダーラツプ時間を第９図の段に図示
した。一般に、G₄の出力が低状態から高状態へ
シフトしてからG₃の出力が高状態から低状態へ
シフトするまでに二つ分の遅延期間が、G₃の出
力が低状態から高状態へシフトしてからG₄の出
力が高状態から低状態へシフトするまでに一つ分
の遅延期間がそれぞれ存在する。このような遅延
またはアンダーラツプ時間は、10〜50ナノ秒程度
が好ましい。遅延をこの範囲に維持すれば、後述
のように高−低シフトがMOSFETを導通させ、
低−高シフトがMOSFETを不導通化する時にオ
ート・ゼロ増幅回路中に有害な回路グリツチ（例
えばパルス）が発生しない。

第１駆動回路７３は、５つの抵抗器R₃，R₄，
R₅，R₆及びR₇、定電流ダイオードを形成するた
めに接続される半導体CS₁、PNPトランジスタ
Q₁、NPNトランジスタQ₂、及び可変コンデンサ
C₁から成る。G₃の出力は、Q₁のエミツタと接続
し、Q₁のエミツタは、R₃を介して論理高（LH）
とも接続する。Q₁のベースは、LHに関して負で
ある第１電源−V₁と接続する。Q₁のコレクタは、
Q₂のベースと接続する。Q₂のベースは、R₅を介
して、−V₁に関して負である第２電源−V₂とも接
続する。−V₂は、R₇と直列のR₆を介してQ₂のエ
ミツタとも接続する。Q₂のコレクタは、CS₁を介
して、LH、−V₁及び−V₂に関して正である第３
電源＋Ｖと接続する。Q₂のコレクタは、また第
1MOSFETスイツチ３７及び第2MOSFETスイ
ツチ３９のゲートとも接続し、R₄を介して第
1MOSFETスイツチ３７のソース端子と接続す
る。R₆とR₇の接続点は、C₁を介して第
1MOSFETスイツチ３７のドレイン端子と接続
する。

G₃の出力が高状態なら、Q₁及びQ₂が導通させ
られ、第1MOSFETスイツチ３７及び第
2MOSFETスイツチ３９のゲートが低状態にな
る。その結果、この状態において、第
1MOSFETスイツチ３７及び第2MOSFETスイ
ツチ３９は不導通である。G₃の出力が高状態か
ら低状態へシフトすれば、Q₁は不導通となる。
その結果、Q₂は、不導通となる。従つて、第
1MOSFETスイツチ３７及び第2MOSFETスイ
ツチ３９のゲートの電圧が上昇し、これらの
MOSFETスイツチが導通する。

（第７図の第２の可変コンデンサ６３と同じ）
C₁は、徐々に変化するDC信号に対応してオフセ
ツト調整を行なう。C₁は、R₆とR₇の接続点と接
続しているから、第３図及び第５−７図に図示し
たAZ制御信号に相当するQ₂のコレクタにおける
信号の補完信号と接続する。R₆／R₇接続点の信
号は、AZ信号の補完信号であるから、アンダー
ラツプ遅延を除いて信号Ｍと類似する。ゼロ調整
回路にアンダーラツプ遅延は望ましくないから、
後述の第２駆動回路によつて形成されるＭ駆動信
号に固有のアンダーラツプ遅延を避けるため、第
２駆動回路によつて形成されるＭ駆動信号を使用
せず、これと対応するR₆／R₇接続点の信号を使
用する。このように配慮すれば、新しいスパイク
は防止され、既存のスパイクは軽減される。

第２駆動回路６５は、第１駆動回路６３と実質
的に同じであり、５つの抵抗器R₈，R₉，R₁₀，
R₁₁及びR₁₂、定電流ダイオードCS₂、PNPトラン
ジスタQ₃、NPNトランジスタQ₄及び可変コンデ
ンサC₂から成る。G₄の出力は、R₈を介してLHと
及びQ₃のエミツタと接続し、Q₃のベースは−V₁
と、Q₃のコレクタはQ₄のベースとそれぞれ接続
する。Q₄のベースは、R₁₀を介して−V₂とも接続
する。Q₄のエミツタは、R₁₂と直列のR₁₁を介し
て−V₂と接続する。Q₄のコレクタは、CS₂を介
して＋Ｖと接続すると共に、第3MOSFETスイ
ツチ４１のベースと接続する。また、R₉は、第
3MOSFETスイツチ４１のボデイーとベースの
間に挿入されている。第１駆動回路７３の場合と
同様に、G₄の出力が高状態から低状態にシフト
するとQ₃は不導通になる。その結果、Q₄は不導
通となる。従つて、第3MOSFETスイツチ４１
が導通する。

C₂は、第3MOSFETスイツチ４１のドレイン
とR₁₁及びR₁₂の接続点との間に挿入されている。
C₂は、第７図に示した第１の可変コンデンサ６
１に対応する。C₁の場合と同様に、Q₂の出力に
形成されるAZ制御信号に固有のアンダーラツプ
遅延を避けるため、C₁は、Q₄のコレクタにおけ
る信号の補完信号であり、AZと同じ信号を提供
するR₁₁／R₁₂接続点と接続する。C₂は、速く変
化するDC信号に対するオフセツト調整を行なう。

以上に本発明の好ましい実施例を説明したが、
発明の思想及び範囲を逸脱することなく種々の変
更を加えることができる。例えば、トランジス
タ・スイツチやフオトレジスタ・スイツチのよう
なMOSFETやJFET以外のソリツドステート・
スイツチを必要に応じて利用することができる。
但し、このようなスイツチを採用すれば、電荷注
入がはるかに大きい実施例となることはいうまで
もない。場合によつては機械的または電気機械的
スイツチを使用することも可能である。即ち、本
発明は、以上に詳述したのとは異なる態様で実施
することもできる。

【図面の簡単な説明】

第１図は公知オート・ゼロ増幅回路の構成図で
あり、第２図は第１図に図示した公知オート・ゼ
ロ増幅回路の説明の理解を助けるための波形図で
あり、第３図は本発明の好ましい実施例を示す構
成図であり、第４図は第３図に図示した本発明実
施例の説明の理解を助けるための波形図であり、
第５図はオート・ゼロ動作モード時における第３
図図示実施例の信号フロー・パスを示す説明図で
あり、第６図は高精度増幅動作モード時における
第３図図示実施例の信号フローパスを示す説明図
であり、第７図は第３図図示実施例の変更態様を
示す構成図であり、第８図は図示された好ましい
実施例に使用するのに好適なアンダーラツプ時
定・駆動回路の構成図であり、第９図は第８図図
示アンダーラツプ時定・駆動回路のアンダーラツ
プ時定部の動作を図解するタイミング・チヤート
である。１１……演算増幅器、１３，３５……オート・
ゼロ・コンデンサ、３１……第１演算増幅器、３
３……第２演算増幅器、２１，４３，７１……ア
ンダーラツプ時定・駆動回路、２３，２４，４
５，４６……入力端子、２５，２６，４７，４８
……出力端子、３７……第1MOSFETスイツチ、
３９……第2MOSFETスイツチ、４１……第
3MOSFETスイツチ、６１，６３……可変コン
デンサ。

Claims

【特許請求の範囲】１演算増幅器の入力オフセツト電圧値を確定し
てこれを記憶するオート・ゼロ動作モードと等該
記憶入力オフセツト電圧値を入力信号と合計する
ことにより演算増幅器の入力オフセツト電圧を補
償する高精度な増幅動作モードとの間で演算増幅
器が切り換えられるオート・ゼロ増幅回路であつ
て、オート・ゼロ動作モードにおいて第１の演算増
幅器の入力に入力信号を供給する回路部材を備
え、オート・ゼロ動作モード中に前記第１演算増幅
器の入力端子間に接続された２端子電圧記憶部材
に第１演算増幅器の入力オフセツト電圧が記憶さ
れ、前記回路部材が前記オート・ゼロ動作モード中
に前記記憶部材と前記第１演算増幅器の入力との
接続点に入力信号を供給するように接続された第
２の演算増幅器と、前記第１演算増幅器の一方の入力と接続してい
る前記記憶部材の一方の端子を入力信号受信用入
力端子に接続するための第１スイツチ部材と、前記記憶部材の他方の端子を前記第１演算増幅
器の他方の入力に接続するための第２スイツチ部
材と、前記記憶部材の前記他方の端子を前記入力端子
に接続するための第３スイツチ部材とを含むことを特徴とするダイナミツク・レンジ
の広いオート・ゼロ増幅回路。２前記入力端子と前記第１スイツチ部材との間
に第２演算増幅器を挿入した特許請求の範囲第１
項に記載のダイナミツク・レンジの広いオート・
ゼロ増幅回路。３前記記憶部材がコンデンサである特許請求の
範囲第１項または第２項に記載のダイナミツク・
レンジの広いオート・ゼロ増幅回路。４前記第１演算増幅器が反転端子及び非反転端
子とを具備し、前記コンデンサの前記一方の端子
が前記第１演算増幅器の前記非反転端子に接続し
ている特許請求の範囲第３項に記載のダイナミツ
ク・レンジの広いオート・ゼロ増幅回路。５前記第１、第２及び第３スイツチ部材が半導
体スイツチである特許請求の範囲第１項、第２項
または第４項に記載のダイナミツク・レンジの広
いオート・ゼロ増幅回路。６前記半導体スイツチが金属酸化物半導体電界
トランジスタである特許請求の範囲第５項に記載
のダイナミツク・レンジの広いオート・ゼロ増幅
回路。７前記金属酸化物半導体電界効果トランジスタ
がＮチヤネル・エンハンスメント形金属酸化物半
導体電界効果トランジスタである特許請求の範囲
第６項に記載のダイナミツク・レンジの広いオー
ト・ゼロ増幅回路。８演算増幅器の入力オフセツト電圧値を確定し
てこれを記憶するオート・ゼロ動作モードと当該
記憶入力オフセツト電圧値を入力信号と合計する
ことにより演算増幅器の入力オフセツト電圧を補
償する高精度な増幅動作モードとの間で演算増幅
器が切り換えられるオート・ゼロ増幅回路であつ
て、オート・ゼロ動作モードにおいて第１の演算増
幅器の入力に入力信号を供給する回路部材を備
え、オート・ゼロ動作モード中に前記第１演算増幅
器の入力端子間に接続された２端子電圧記憶部材
に演算増幅器の入力オフセツト電圧が記憶され、前記回路部材が前記オート・ゼロ動作モード中
に前記記憶部材と前記第１演算増幅器の入力との
接続点に入力信号を供給するように接続された第
２の演算増幅器と、前記第１演算増幅器の一方の入力と接続してい
る前記記憶部材の一方の端子を入力信号受信用入
力端子に接続するための第１スイツチ部材と、前記記憶部材の他方の端子を前記第１演算増幅
器の他方の入力に接続するための第２スイツチ部
材と、前記記憶部材の前記他方の端子を前記入力端子
に接続するための第３スイツチ部材とを含み、前記第３スイツチ部材が開くと前記第１及び第
２スイツチ部材が閉じ、これとは逆の関係も成立
するように前記第１、第２及び第３スイツチ部材
を制御する制御部材を含むダイナミツク・レンジ
の広いオート・ゼロ増幅回路。９前記制御部材が、前記第１及び第２スイツチ
を導通させる前に前記第３スイツチを不導通化
し、前記第３スイツチを導通させる前に前記第１
及び第２スイツチを不導通化する特許請求の範囲
第８項に記載のダイナミツク・レンジの広いオー
ト・ゼロ増幅回路。１０前記制御部材が、 (a) 一方の信号が第２状態から第１状態へシフト
する前に他方の信号が第１状態から第２状態に
シフトするように互いに補完関係にある一対の
制御信号を形成するアンダーラツプ時定回路
と、 (b) 前記一対の補完制御信号の１つを受信し、こ
れに従つて前記第１及び第２スイツチを制御す
る第１駆動回路と、 (c) 前記一対の補完制御信号の他の１つを受信
し、これに従つて前記第３スイツチを制御する
第２駆動回路とを含む特許請求の範囲第９項に記載のダイナミ
ツク・レンジの広いオート・ゼロ増幅回路。１１前記第１、第２及び第３スイツチ部材が半
導体スイツチである特許請求の範囲第８項に記載
のダイナミツク・レンジの広いオート・ゼロ増幅
回路。１２前記半導体スイツチが金属酸化物半導体電
界トランジスタである特許請求の範囲第１１項に
記載のダイナミツク・レンジの広いオート・ゼロ
増幅回路。１３前記金属酸化物半導体電界効果トランジス
タがＮチヤネル・エンハンスメント形金属酸化物
半導体電界効果トランジスタである特許請求の範
囲第１２項に記載のダイナミツク・レンジの広い
オート・ゼロ増幅回路。１４前記制御部材が前記第１及び第２金属酸化
物半導体電界効果トランジスタを導通させる前に
前記第３金属酸化物半導体電界効果トランジスタ
を不導通化し、前記第３金属酸化物半導体電界効
果トランジスタを導通させる前に前記第１及び第
２金属酸化物半導体電界効果トランジスタを不導
通化する特許請求の範囲第１３項に記載のダイナ
ミツク・レンジの広いオート・ゼロ増幅回路。１５前記制御部材が、 (a) 一方の信号が第２状態から第１状態へシフト
する前に他方の信号が第１状態から第２状態へ
シフトするように互いに補完関係にある一対の
制御信号を形成するアンダーラツプ時定回路
と、 (b) 前記一対の補完制御信号の１つを受信し、こ
れに従つて前記第１及び第２金属酸化物半導体
電界効果トランジスタ・スイツチを制御する第
１駆動回路と、 (c) 前記一対の補完制御信号の他の１つを受信
し、これに従つて前記第３金属酸化物半導体電
界効果トランジスタを制御する第２駆動回路と
を含む特許請求の範囲第１４項に記載のダイナ
ミツク・レンジの広いオート・ゼロ増幅回路。１６前記第３半導体スイツチが開くと前記第１
及び第２半導体スイツチが閉じ、これとは反対の
関係も成立するように前記半導体スイツチを制御
する制御部材を含む特許請求の範囲第１１項に記
載のダイナミツク・レンジの広いオート・ゼロ増
幅回路。１７前記制御部材が前記第１及び第２半導体ス
イツチを導通させる前に前記第３半導体スイツチ
を不導通化し、前記第３半導体スイツチを導通さ
せる前に前記第１及び第２半導体スイツチを不導
通化する特許請求の範囲第１６項に記載のダイナ
ミツク・レンジの広いオート・ゼロ増幅回路。１８前記制御部材が、 (a) 一方の信号が第２状態から第１状態へシフト
する前に他方の信号が第１状態から第２状態へ
シフトするように互いに補完関係にある一対の
制御信号を形成するアンダーラツプ時定回路
と、 (b) 前記一対の補完制御信号の１つを受信し、こ
れに従つて前記第１及び第２半導体スイツチを
制御する第１駆動回路と、 (c) 前記一対の補完制御信号の他の１つを受信
し、これに従つて前記第３半導体スイツチを制
御する第２駆動回路とを含む特許請求の範囲第１７項に記載のダイナ
ミツク・レンジの広いオート・ゼロ増幅回路。１９前記記憶部材がコンデンサである特許請求
の範囲第８項に記載のダイナミツク・レンジの広
いオート・ゼロ増幅回路。２０前記第１演算増幅器が反転端子及び非反転
端子を具備し、前記コンデンサの前記一方の端子
が前記第１演算増幅器の前記非反転端子に接続し
ている特許請求の範囲第１９項に記載のダイナミ
ツク・レンジの広いオート・ゼロ増幅回路。２１前記第１、第２及び第３スイツチ部材が半
導体スイツチである特許請求の範囲第２０項に記
載のダイナミツク・レンジの広いオート・ゼロ増
幅回路。２２前記第３半導体スイツチが開くと前記第１
及び第２半導体スイツチが閉じ、これとは逆の関
係も成立するように前記半導体スイツチを制御す
る制御部材を含むことを特徴とする特許請求の範
囲第２１項に記載のダイナミツク・レンジの広い
オート・ゼロ増幅回路。２３前記制御部材が前記第１及び第２半導体ス
イツチを導通させる前に前記第３半導体スイツチ
を不導通化し、前記第３半導体スイツチを導通さ
せる前に前記第１及び第２半導体スイツチを不導
通化する特許請求の範囲第２２項に記載のダイナ
ミツク・レンジの広いオート・ゼロ増幅回路。２４前記制御部材が、 (a) 一方の信号が第２状態から第１状態へシフト
する前に他方の信号が第１状態から第２状態へ
シフトするように互いに補完関係にある一対の
制御信号を形成するアンダーラツプ時定回路
と、 (b) 前記一対の補完制御信号の１つを受信し、こ
れに従つて前記第１及び第２半導体スイツチを
制御する第１駆動回路と、 (c) 前記一対の補完制御信号の他の１つを受信
し、これに従つて前記第３半導体スイツチを制
御する第２駆動回路とを含む特許請求の範囲第２３項に記載のダイナ
ミツク・レンジの広いオート・ゼロ増幅回路。