JPH0252301B2

JPH0252301B2 -

Info

Publication number: JPH0252301B2
Application number: JP10523684A
Authority: JP
Inventors: Shoji Nakatani; Nobuo Uchida
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-05-24
Filing date: 1984-05-24
Publication date: 1990-11-13
Also published as: JPS60247783A

Description

【発明の詳細な説明】 (a) 発明の技術分野１つ乃至複数個のエレメントを、同時にアクセ
ス可能とするベクトルレジスタと、該ベクトルレ
ジスタ間で演算を行う１つ乃至複数個の演算パイ
プラインと、記憶装置と上記ベクトルレジスタ間
でデータ転送を行う１つ乃至複数個のアクセスパ
イプラインとを備えたベクトル処理装置におい
て、該ベクトルレジスタに対する書き込みと、読
み出し動作の間にレジスタ連鎖がある場合の、該
読み出し動作パイプラインに対して停止制御を行
う制御回路に関する。

(b) 技術の背景本発明に関連するベクトル処理装置の構成を第
１図に示す。

一般に、ベクトル処理装置では、処理能力を上
げる為に、記憶装置１との転送を少なくする意味
で、記憶装置１と演算パイプライン４との間にベ
クトルレジスタ（VR）３を設け、演算は該ベク
トルレジスタ間で実行し、演算に必要なソースデ
ータ，或いは演算終了後の結果のデータを該ベク
トルレジスタ（VR）３と記憶装置１との間で転
送している。

この記憶装置１と該ベクトルレジスタ（VR）
３との間でのデータ転送の役目をするのがアクセ
スパイプライン（ロード，ストア）２である。

例えば、Ａ×Ｂ＋ＣＤなるベクトル計算を行
うような場合、上記Ａ，Ｂ，Ｃ，Ｄのオペランド
が記憶装置１のある領域にあるとすると、該Ａ，
Ｂ，Ｃのオペランドがアクセスパイプライン（ロ
ード）２１によりベクトルレジスタ（VR）３
〔例えば、ベクトルレジスタＡ（VRa），Ｂ
（VRb），Ｃ（VRc）〕にロードされる。

ベクトルレジスタVRa，VRbの乗算を実行後、
作業用レジスタとしてベクトルレジスタＸ
（VRx）に格納した後、ベクトルレジスタVRxと
ベクトルレジスタVRcとの加算を行い、その結
果をベクトルレジスタＤ（VRd）に格納した後、
記憶装置１のオペランドＤの領域にアクセスパイ
プライン（ストア）２２によつてストアされる。
そして、上記ベクトル処理における命令の順序制
御全体を命令処理部（IP）５が司る。

この様子をタイムチヤートで示したものが第２
図である。

第１図のアクセスパイプライン２において、例
えばロードパイプライン２１が２個と、ストアパ
イプライン２２が１個備えられているものとす
る。

第２図において、ベクトルロードＡ，Ｂの処理
La，Lbにおいて、ベクトルレジスタVRa乃至ベ
クトルレジスタVRbに書き込みが完了した後、
乗算パイプライン処理Ｍでの、Ａ×Ｂの乗算を実
行していたのでは、本ベクトル処理装置の性能を
上げることはできない。

従つて、通常は本図に示すように、アクセスパ
イプライン（ロード）処理La，Lbと演算パイプ
ライン処理Ｍとを並列に動作させることが行われ
ている。

つまり、ベクトルロードＡ，ベクトルロードＢ
の処理La，Lbにおいて、ベクトルレジスタ
VRa，VRb３への書き込みが開始されたことを
認識すると、乗算パイプライン処理Ｍに対して起
動を行う。

この場合、ベクトルロードＡ、ベクトルロード
Ｂの処理La，Lbにおける書き込みベクトルレジ
スタVRa，VRb３から、乗算の為の読み出しベ
クトルレジスタVRa，VRb３へ、レジスタ連鎖
がある。

又、加算パイプライン処理ADにおけるＸ＋Ｃ
については、乗算パイプライン処理Ｍとの間で
は、ベクトルレジスタVRx３を介して、又ベク
トルロードＣの処理Lcにおける書き込みベクト
ルレジスタVRc３から、加算の為の読み出しベ
クトルレジスタ（VR）ｃ３へレジスタの連鎖が
あることを示している。

このような、アクセスパイプライン（ロード）
のベクトルレジスタへの書き込みから乗算，或い
は加算パイプライン、又はアクセスパイプライン
（ストア）に対してレジスタ連鎖が行われていな
い場合においては、ロードアクセスパイプライン
を意識することなく、それぞれのパイプラインが
独立に動作可能であることは云う迄もないことで
ある。

上記レジスタ連鎖がある場合において、ロード
アクセスパイプライン処理La，Lbによるベクト
ルレジスタ（VR）３へのデータ転送は、記憶装
置１に対する他のアクセスに起因するバンク衝
突，或いはバス衝突等により、連続して記憶装置
１よりデータが転送されるとは限らない。

従つて、記憶装置１からデータが転送されなく
なつた場合には、ベクトルレジスタ（VR）３に
対する書き込み（即ち、ロードアクセスによるベ
クトルレジスタへの書き込み）を、演算の為の読
み出しが追い越さないようにする為、該ベクトル
レジスタへの書き込みが無くなつた時点で、該読
み出し動作に関連するパイプライン，或いはスト
アパイプライン等の全体の動作を停止していた。

このことは、ハードウエア量は比較的少なくで
きるが、当該演算パイプライン等の全体を停止す
る為、ベクトル処理装置の処理能力を低下させる
要因となつていた。

(c) 従来技術と問題点第３図は、従来技術によるベクトル処理装置に
おける各パイプラインの流れを詳細に示した図で
あり、第２図で示したように、La，Lb，Lcはロ
ードアクセスパイプライン処理，Ｍは乗算パイプ
ライン処理，AD，AD′は加算パイプライン処理，
Sdはストアアクセスパイプライン処理，Ｄは除
算パイプライン処理を示している。以下第１図を
参照しながら説明する。

先ず、Ａ×Ｂの乗算を行う為に、ロードアクセ
スパイプライン処理La，Lbにより、ベクトルレ
ジスタVRa，VRb３に記憶装置１よりベクトル
データがロードされる。

，のポイントは、それぞれベクトルレジス
タ（VR）ａ，VRb３にベクトルデータが転送
（書き込み）され始めるタイミングである。

Twa，Twbはそれぞれベクトルレジスタ
（VR）ａ，VRb３に書き込んでいる区間を示し
ており、Twc，Twdについても同じである。

Twx1は乗算パイプライン処理Ｍが動作中で、
そのパイプライン処理に、レジスタ連鎖する命令
（即ち、ベクトル加算命令）による加算パイプラ
イン処理ADが、未だ読み出し中でない区間を示
し、Twx2は乗算パイプライン処理Ｍがベクトル
レジスタVRx３に対して書き込み中であり、且
つ加算パイプライン処理ADがベクトルレジスタ
VRx，VRc３から読み出し中の区間であること
を示している。

該Ａ×Ｂの乗算の開始は，が揃つたことに
より行われるが、若し記憶装置１からのデータロ
ードが、他のアクセスとの競合等により、行われ
なくなつた場合には、当該Ａ×Ｂの乗算パイプラ
イン処理Ｍを停止する必要がある。

この場合、従来方式においては、ベクトルレジ
スタ（VR）３に対する読み出し動作パイプライ
ン処理全体（即ち、乗算，加算，除算，ストアパ
イプライン処理等）を停止するように制御してい
た為、上記データロードに関係しない演算パイプ
ライン〔例えば、別の加算(1)，別の除算(2)等〕動
作も停止されることになり、本ベクトル処理装置
の処理能力を低下させると云う問題があつた。

(d) 発明の目的本発明は上記従来の欠点に鑑み、記憶装置１か
らのデータ転送が涸渇されているロードアクセス
パイプライン処理La，Lb，Lc，或いは乗算パイ
プライン処理Ｍに関連する読み出し動作パイプラ
イン処理のみを停止させる方法を提供することに
よつて、ベクトル処理装置の処理速度を向上させ
ることを目的とするものである。

(e) 発明の構成そしてこの目的は、本発明によれば、１つ乃至
複数個のエレメントを同時にアクセス可能とする
ベクトルレジスタと、該ベクトルレジスタ間で演
算を行う１つ乃至複数個の演算パイプラインと、
記憶装置と上記ベクトルレジスタ間でデータ転送
を行う１つ乃至複数個のアクセスパイプラインと
を備えたベクトル処理装置であつて、上記アクセ
スパイプライン毎に上記記憶装置からベクトルレ
ジスタへデータを転送する際、該アクセスパイプ
ラインと、ベクトルレジスタの読み出し動作を行
うパイプライン間でベクトルレジスタのレジスタ
連鎖を検出する手段と、ベクトルレジスタの読み
出し動作を行う各パイプライン毎にパイプライン
ストツプ識別信号を設け、上記レジスタ連鎖の元
となるアクセスパイプラインで上記記憶装置から
ベクトルレジスタへデータが転送されなくなつた
ことによつて、上記パイプラインストツプ識別信
号で指定されるところの読み出し動作を行うパイ
プラインのみを停止する方法を提供することによ
つて達成され、比較的に少ないハードウエア量
で、ベクトル処理装置の処理能力の低下を防ぐこ
とができる利点がある。

(f) 発明の実施例先ず、本発明の主旨を要約すると、本発明は、
ロードアクセスパイプライン処理において、記憶
装置からベクトルレジスタに対するロードデータ
が転送されなくなつた時、当該ベクトルレジスタ
に対する読み出し動作パイプライン処理全体（乗
算，加算，除算，ストア等）を停止するのではな
く、当該ロードアクセスパイプライン処理に連鎖
する演算パイプライン，或いはストアパイプライ
ン等の該当するパイプライン処理のみを停止する
ようにして、ハードウエア量を比較的少なくして
処理能力の低下を防ぐようにしたものである。

以下本発明の実施例を図面によつて詳述する。
第４図は本発明を適用したベクトル処理装置の主
要部分を模式的に示した図であり、第５図は第４
図で示されているパイプラインストツプ制御部の
一実施例を示した図であり、第６図，第７図は第
４図で示されているレジスタ連鎖検出回路５１の
一実施例を示した図である。

第４図において、１，２，２２，３，４，５は
第１図で説明したものと同じものであり、２１
０，２１１はそれぞれロードアクセスパイプライ
ン１LP１，ロードアクセスパイプライン２LP
２，を示し、４１は加算パイプライン（AP），４
２は乗算パイプライン（MP），４３は除算パイ
プライン（DP），そして２１０１，２１１１及び
５１が本発明を実施するのに必要な機能ブロツク
で、２１０１，２１１１はそれぞれパイプライン
ストツプ制御部（PSC１，PSC２），５１はレジ
スタ連鎖検出回路（RCDET）である。

又、第５図において、１０は加算連鎖状態フリ
ツプフロツプSTP Ａ１，１１は乗算連鎖状態フ
リツプフロツプSTP Ｍ１，１２は除算連鎖状態
フリツプフロツプSTP Ｄ１，１３はストア連鎖
状態フリツプフロツプSTP Ｓ１，１４は書き込
み状態フリツプフロツプ，１５０〜１５３，１６
０はアンド回路(A)，１６１は否定回路（Ｎ）であ
る。

そして、第６図，第７図において、Ｃは一致回
路を示し、その出力信号において、例えばＬ―Ａ
はロードアクセスパイプラインでの書き込みベク
トルレジスタが、加算パイプラインでの読み出し
ベクトルレジスタに連鎖していることを示してい
る。同じようにして、例えばＡ―Ｍ―Ｄは加算パ
イプラインでの書き込みベクトルレジスタが、乗
算パイプラインでの読み出しベクトルレジスタに
連鎖し、更に該乗算パイプラインでの書き込みベ
クトルレジスタが除算パイプラインでの読み出し
ベクトルレジスタに連鎖していることを示してお
り、以下同じである。

第６図における入力信号において、例えば「ロ
ード（LOAD）のライトオペランド」はベクト
ルロード命令で指定する所のベクトルレジスタ
（VR）のレジスタ番号を示しており、同様にし
て「加算（ADD）のリードオペランド」はベク
トル加算命令で指定する所のベクトルレジスタ
（VR）のレジスタ番号を示しており、以下同じ
である。但し、MULTIはベクトル乗算命令の場
合であり、DIVはベクトル除算命令の場合であ
り、STOREはベクトルストア命令の場合である
ことを示している。

第６図の出力信号については、ADXX，
MUXX，DIXX，STXXで示しているが、XXは
添字の番号を示しており、ADは加算パイプライ
ン，MUは乗算パイプライン，DIは除算パイプラ
イン，STはストアパイプラインを、それぞれ意
味している。

そして、６０１〜６４９はアンド回路を示し、
７０１〜７０５はオア回路を示している。

以下、第１図，第３図を参照しながら、第４図
〜第７図によつて、本発明の実施例を説明する。

先ず、第４図に示されているレジスタ連鎖検出
回路（RCDET）５１について、第３図，第４図
を参照しながら、第６図，第７図によつて説明す
る。

本レジスタ連鎖検出回路（RCDET）５１はロ
ードアクセスパイプライン１（LP１）２１０，
ロードアクセスパイプライン２（LP２）２１１
毎に設けられており、ここでは、例えばロードア
クセスパイプライン１（LP１）２１０について
説明する。

ベクトルロードＡをロードアクセスパイプライ
ン処理Laで実行する際、ベクトルレジスタVRa
の書き込みから、乗算パイプライン処理Ｍにおい
て、乗算（Ａ×Ｂ）を実行する為のベクトルレジ
スタVRaの読み出しが連鎖している。

該レジスタ連鎖の期間〜迄の間において
は、LOADのライトオペランド（VRa）と、乗
算（MULTI）のリードオペランド（VRa）とが
同じである為、一致回路ＣＬ―Ｍの出力が論理
“１”になる。上記〜の期間中は乗算
（MULTI）に連鎖する読み出し動作パイプライ
ンがない為、後述するパイプラインストツプ制御
回路（PSC１）２１０１からの書き込み開始信号
（LWS），又は書き込み中信号（LWACK）によ
つて、MU１のみが論理“１”となり、第７図の
オア回路７０３を通して乗算パイプラインストツ
プ識別信号のみが論理“１”になり、後述する乗
算連鎖状態フリツプフロツプ（STP Ｍ１）１１
をオンとする。

この時、上記ロード書き込み開始信号（LWS）
によつて、書き込み状態フリツプフロツプ１４が
セツトされる。

従つて、上記ロードアクセスパイプライン処理
Laでのロード書き込み信号（LW）が論理“０”
になると、否定回路（Ｎ）１６１の出力信号は論
理“１”となり、アンド回路１６０を介して、ア
ンド回路(A)１５１の出力が論理“１”になる。ア
ンド回路(A)１５１の出力が論理“１”になると、
乗算パイプライン（MP）４２へのクロツクスト
ツプ信号（CLKS MP）をオンにするように動作
する。

次にベクトルロードＣをロードアクセスパイプ
ライン処理Lcで実行する場合においては、期間
Twc中ではベクトルレジスタVRcに対する書き
込みに、加算パイプライン処理ADの読み出しが
連鎖している為、の時点から該加算パイプライ
ン処理ADがクロツクストツプの対象となる。

更には、該加算パイプライン処理ADが書き込
みを始めた時点からベクトルストアＤを処理す
るストアアクセスパイプライン処理Sdがスター
トするので、加算パイプライン処理ADにおける
演算処理（Ｘ＋Ｃ）によるベクトルレジスタ
VRdへの書き込みから、ストアアクセスパイプ
ライン処理Sdにおけるベクトルレジスタ（VR）
ｄの読み出しが連鎖していることになる。

ここで、ストアアクセスパイプライン処理Sd
のスタートは、ベクトルレジスタ（VR）ｄが加
算パイプライン処理ADに連鎖していることか
ら、加算パイプライン処理ADにおける書き込み
が始まらないとできないことは云う迄もないこと
である。

次に、上記ロードアクセスパイプライン処理
Lcにおける、ベクトルロードＣで加算パイプラ
イン処理ADに、更にストアアクセスパイプライ
ン処理Sdにレジスタ連鎖している場合において、
当該レジスタ連鎖検出回路（RCDET）５１の動
作を説明する。

第３図のの時点では、ロードアクセスパイプ
ライン処理LcにおけるベクトルレジスタVRcの
書き込みは、加算パイプライン処理ADの読み出
しのベクトルレジスタVRcにレジスタ連鎖して
いる。

従つて、ロード（LOAD）のライトオペラン
ド（VRc）が加算（ADD）のリードオペランド
（VRc）に連鎖している為、一致回路(C)Ｌ―Ａが
論理“１”となり、結果としてアンド回路６０１
の出力AD１が論理“１”になるので、第７図の
オア回路７０２が論理“１”となり、加算パイプ
ラインストツプ識別信号を論理“１”として、加
算連鎖状態フリツプフロツプ（STPA１）１０を
オンにする。

この状態で、上記ロードアクセスパイプライン
処理Lcでのロード書き込み信号（LW）が論理
“０”になると、〜の期間の説明と同様に、
加算パイプライン（AP）４１に対するクロツク
ストツプ信号（CLKS AP）を論理“１”とする
ように動作する。

そして、の時点においては、上記加算パイプ
ライン処理ADにおけるベクトルレジスタ（VR）
ｄがストアパイプライン処理Sdにおけるベクト
ルレジスタ（VR）ｄにレジスタ連鎖している
為、一致回路(C)Ａ―STがオンとなるので、アン
ド回路６０７によつて、上記AD１信号と論理積
がとられ、ST２０信号がオンとなり、第７図の
オア回路７０５の出力が論理“１”となつて、ス
トアアクセスパイプラインストツプ識別信号をオ
ンにし、ストア連鎖状態フリツプフロツプ
（STP Ｓ１）１３をオンにする。

この状態で、上記ロードアクセスパイプライン
処理Lcでのロード書き込み信号（LW）が論理
“０”になると、〜の期間の説明と同様に、
ストアアクセスパイプライン（SP）２２に対す
るクロツクストツプ信号（CLKS SP）をもオン
とするように動作する。

即ち、レジスタ連鎖が続いている場合には、最
初に起動されている読み出しパイプライン（本例
では、加算パイプライン）が停止すれば、後続す
る読み出しパイプライン（本例では、ストアアク
セスパイプライン）をも停止するように機能す
る。

即ち、加算パイプライン処理ADとストアアク
セスパイプライン処理Sdとの間にレジスタ連鎖
があつても、最初の読み出し動作パイプライン
（ここでは、加算パイプライン）に停止が起こら
なければ、後続する読み出し動作パイプライン
（ここでは、ストアアクセスパイプライン）は停
止させる必要がない事になる。

次に、第４図に示されているロードアクセスパ
イプライン１（LPI）２１０におけるパイプライ
ンストツプ制御部（PSC１）２１０１の動作を第
５図によつて説明する。

第５図において、各加算，乗算，除算，ストア
連鎖状態フリツプフロツプ（STP Ａ１）１０，
（STP Ｍ１）１１，（STP Ｄ１）１２，（STP
Ｓ１）１３は、前記レジスタ連鎖検出回路
（RCDET）５１から送出されるロードアクセス
パイプラインLPI２１０，ロードアクセスパイプ
ライン２（LP２）２１１に対する加算，乗算，
除算，ストアパイプラインストツプ識別信号によ
つてセツトされ、当該ロードアクセスパイプライ
ン１（LPI）２１０，ロードアクセスパイプライ
ン２（LP２）２１１でのロード書き込み終了信
号（LWE）によつてリセツトされる。

又、書き込み状態フリツプフロツプ１４は、ロ
ード書き込み開始信号（LWS）によつてセツト
され、上記ロード書き込み終了信号（LWE）に
よつてリセツトされる。

そして、ある連鎖状態フリツプフロツプ〔例え
ば、乗算連鎖状態フリツプフロツプ（STP Ｍ
１）１１〕がオンになつている時に、ロード書き
込み信号（LW）がオフになると、否定回路
（Ｎ）１６１の出力が論理“１”となつて、アン
ド回路(A)１６０の出力が論理“１”となる。

その結果としてアンド回路(A)１５１の出力が論
理“１”となり、乗算パイプライン（MP）４２
に対してクロツクストツプ信号（CLKS MP）を
送出し、該乗算パイプライン（MP）４２での動
作を停止するように機能する。

本発明の主眼は、上記レジスタ連鎖検出回路
（RCDET）５１と、本パイプラインストツプ制
御部（PSC１）２１０１，（PSC２）２１１１の
動作に集約される。

以下、第４図を主体にして、第３図を参照しな
がら、本発明を実施した時の全体的な動作を説明
する。

先ず、命令処理部（IP）５でベクトルロード
命令，ベクトル演算命令，ベクトルストア命令等
が処理されると、アクセスパイプライン２に対し
ては、起動信号，オペレーシヨンコード
（OPC），ベクトルデータレングス（VL），メモ
リ先頭アドレス，ベクトルデータデイスタンス等
が、演算パイプラインに対しては、起動信号，オ
ペレーシヨンコード（OPC），ベクトルデータレ
ングス（VL）等が送出される。

そして、最初に第５図に示されている書き込み
状態フリツプフロツプ１４が、ロードアクセスパ
イプライン１（LPI）２１０，ロードアクセスパ
イプライン２（LP２）２１１内で生起される、
前記ロード書き込み開始信号（LWS）によつて
セツトされると同時に、該ロード書き込み開始信
号（LWS），及び上記書き込み状態フリツプフロ
ツプ１４のロード書き込み中信号（LWACK）(a)
が、レジスタ連鎖検出回路（RCDET）５１に送
出され、第６図，第７図で示した論理によつて、
ロードアクセスパイプライン１（LPI）２１０，
ロードアクセスパイプライン２（LP２）２１１
毎に、又それぞれの読み出し動作パイプライン
（第４図では、乗算，加算，除算，ストアパイプ
ライン）毎に４本宛の計８本のパイプラインスト
ツプ識別信号(b)が、レジスタ連鎖検出回路
（RCDET）５１から、各ロードアクセスパイプ
ラインに送出される。

即ち、ロードアクセスパイプライン１（LP１）
２１０，ロードアクセスパイプライン２（LP２）
２１１において、第３図で示したタイミング
で、ベクトルレジスタVRa，VRbにロードデー
タが書き込まれたことを認識すると、次のベクト
ル乗算を開始する為に、該ロードアクセスパイプ
ライン１（LPI）２１０，ロードアクセスパイプ
ライン２（LP２）２１１のパイプラインストツ
プ制御部（PSC１）２１０１，（PSC２）２１１
１において、上記乗算パイプラインストツプ識別
信号によつて、乗算連鎖状態フリツプフロツプ
（STP Ｍ１，STP Ｍ２）１１をオンにする。こ
の時点から該乗算パイプラインストツプ識別信号
は、該乗算連鎖状態フリツプフロツプ（STP Ｍ
１，STP Ｍ２）１１により、それぞれベクトル
レジスタ（VR）ａ，VRbに書き込みが終了する
迄（即ち、Twa，或いはTwbの間）保持される。

この時点で、ベクトルレジスタ（VR）ａ，或
いはVRbの書き込みが、記憶装置でのバンク衝
突等により行われなくなつた場合には、上記パイ
プラインストツプ識別信号がオンとなつているパ
イプライン〔本実施例においては、乗算パイプラ
イン（MP）４２〕のみを停止するように動作す
る。

具体的には、第５図で説明した論理に従つて、
乗算パイプライン（MP）４２に対するクロツク
ストツプ信号（CLKS MP）を送出することによ
り機能する。

この場合、上記ロードアクセスパイプライン１
（LP１）２１０，ロードアクセスパイプライン２
（LP２）２１１の何れが止まるかは予測できない
ので、それぞれの論理和条件（つまり、どちらか
が止まれば、対象のパイプラインを停止させる）
によつて、当該乗算パイプライン（MP）４２が
ストツプするように構成されている。

上記乗算連鎖状態フリツプフロツプ（STP Ｍ
１，STP Ｍ２）１１は、Twa，Twbの最後の
タイミング〔即ち、ロード書き込み終了信号
（LWE）〕でリセツトされるように構成されてい
るので、それ以降のロード書き込みによる停止に
は影響なく、又Twa，乃至Twbの区間における
別の加算１，或いは別の除算２については、パイ
プラインストツプ識別信号をオンにしないように
構成されている為、該パイプライン処理AD′，Ｄ
〔別の加算(1)，別の除算(2)〕が停止することはな
い。

更に、時点から次のレジスタ連鎖となる加算
パイプライン処理ADが始まる迄の区間Twx１に
ついても、上記別の加算(1)，或いは別の除算(2)の
パイプライン処理は、ベクトルロードＡ La，
ベクトルロードＢ Lbを意識することなく動作
できることは前述の通りである。

次に、時点においては、上記乗算連鎖状態フ
リツプフロツプ（STP Ｍ１，STP Ｍ２）１１
は既に無効状態となつているが、ロードアクセス
パイプライン１（LP１）２１０におけるベクト
ルロードＣを処理するロードアクセスパイプライ
ン処理Lcについては、加算パイプライン処理AD
についてのみレジスタ連鎖している為、該加算パ
イプライン処理ADが始まる時点で、上記加算
パイプラインストツプ識別信号によつて、加算連
鎖状態フリツプフロツプ（STP Ａ１）１０をオ
ンにするように動作する。

該フリツプフロツプ（STP Ａ１）１０がオン
になると、ロードアクセスパイプライン１（LP
１）２１０のベクトルレジスタVRcに対する書
き込み動作が終了する迄（即ち、区間Twcの間）
保持され、当該加算パイプライン（AP）４１は
ロードアクセスパイプライン１（LP１）２１０
からのクロツクストツプの対象となる。

時点においては、レジスタ連鎖検出回路
（RCDET）５１において、第６図，第７図で説
明した論理に従つて、ベクトルストアＤを処理す
るストアアクセスパイプライン処理Sdが加算パ
イプライン処理ADに対して、ベクトルレジスタ
（VR）ｄでレジスタ連鎖をしていることが検出
されているので、ストアアクセスパイプラインス
トツプ識別信号により、ストア連鎖状態フリツプ
フロツプ（STP Ｓ１）１３をオンするように機
能する。

こうして本発明を実施することにより、タイミ
ングから（即ち、Twx１の間）はロードア
クセスパイプライン１（LPI）２１０，ロードア
クセスパイプライン２（LP２）２１１に対して、
乗算パイプライン（MP）４２のみが、時点か
ら迄の間は、ロードアクセスパイプライン１
（LP１）２１０に対して加算パイプライン（AP）
４１のみがパイプラインストツプの対象となり、
の時点からは、ロードアクセスパイプライン１
（LP１）２１０のベクトルレジスタVRcに対する
書き込み動作が終了する迄、加算パイプライン
（AP）４１とストアパイプライン（SP）２２と
が、パイプラインストツプの対象となることにな
る。

このように、本発明においては、それぞれのロ
ードアクセスパイプライン，或いは演算パイプラ
インに対して、レジスタ連鎖のある読み出し動作
パイプラインのみが、パイプラインストツプの対
象となるように機能し、従来方式のように、レジ
スタ連鎖のないパイプライン迄動作を停止させる
ことがないように制御される所に特徴がある。

(g) 発明の効果以上、詳細に説明したように、本発明のパイプ
ライン制御回路は、ロードアクセスパイプライン
処理において、記憶装置からベクトルレジスタに
対するロードデータがこなくなつた時、当該ベク
トルレジスタに対する読み出し動作パイプライン
処理全体（乗算，加算，除算，ストア等）を停止
するのではなく、当該ロードアクセスパイプライ
ン処理にレジスタ連鎖する演算パイプライン，或
いはストアパイプライン等の該当する読み出しパ
イプライン処理のみを停止するようにしたもので
あるので、比較的少ないハードウエア量で、ベク
トル処理装置の処理能力の低下を防ぐことができ
る効果がある。

【図面の簡単な説明】

第１図はベクトル処理装置の構成を示した図，
第２図はベクトル処理装置におけるパイプライン
の流れを概念的に示した図，第３図は従来技術に
よるベクトル処理装置における各パイプラインの
流れを詳細に示した図，第４図は本発明を適用し
たベクトル処理装置の主要部分を模式的に示した
図，第５図は第４図に示されているパイプライン
ストツプ制御部の一実施例を示した図，第６図，
第７図は第４図で示されているレジスタ連鎖検出
回路の一実施例を示した図である。図面において、１は記憶装置，２はアクセスパ
イプライン，２１はロードアクセスパイプライ
ン，２２はストアアクセスパイプライン，３はベ
クトルレジスタ（VR），４は演算パイプライン，
５は命令処理部（IP），La，Lb，Lcはロードア
クセスパイプライン処理，Ｍは乗算パイプライン
処理，AD，AD′は加算パイプライン処理，Sdは
ストアアクセスパイプライン，Ｄは除算パイプラ
イン処理，〜はタイミングポイント，Twa，
Twb，Twc，Twx１，Twx２，Twdはベクト
ル処理区間，２１０，２１１はロードアクセスパ
イプライン１（LPI），ロードアクセスパイプラ
イン２（LP２），４１は加算パイプライン
（AP），４２は乗算パイプライン（MP），４３は
除算パイプライン（DP），２１０１，２１１１は
パイプラインストツプ制御部（PSC１，PSC２），
５１はレジスタ連鎖検出回路（RCDET），１０
は加算連鎖状態フリツプフロツプ（STP Ａ１），
１１は乗算連鎖状態フリツプフロツプ（STP Ｍ
１），１２は除算連鎖状態フリツプフロツプ
（STP Ｄ１），１３はストアアクセスパイプライ
ン連鎖状態フリツプフロツプ（STP Ｓ１），１
４は書き込み状態フリツプフロツプ，１５０〜１
５３，１６０，６０１〜６４９はアンド回路(A)，
１６１は否定回路（Ｎ），７０１〜７０５はオア
回路，CLKS AP，CLKS MP，CLKS DP，
CLKS SPは各読み出し動作を行うパイプライン
に対するクロツクストツプ信号，をそれぞれ示
す。

Claims

【特許請求の範囲】１１つ乃至複数個のエレメントを同時にアクセ
ス可能とするベクトルレジスタと、該ベクトルレ
ジスタ間で演算を行う１つ乃至複数個の演算パイ
プラインと、記憶装置と上記ベクトルレジスタ間
でデータ転送を行う１つ乃至複数個のアクセスパ
イプラインとを備えたベクトル処理装置であつ
て、上記アクセスパイプライン毎に上記記憶装置
からベクトルレジスタへデータを転送する際、該
アクセスパイプラインと、ベクトルレジスタの読
み出し動作を行うパイプライン間でベクトルレジ
スタのレジスタ連鎖を検出する手段と、ベクトル
レジスタの読み出し動作を行う各パイプライン毎
にパイプラインストツプ識別信号を設け、上記レ
ジスタ連鎖の元となるアクセスパイプラインで上
記記憶装置からベクトルレジスタへデータが転送
されなくなつたことによつて、上記パイプライン
ストツプ識別信号で指定されるところの読み出し
動作を行うパイプラインのみを停止するようにし
たことを特徴とするベクトル処理装置。２上記各アクセスパイプライン毎に設けられた
パイプラインストツプ識別信号に対応して、該信
号を保持する保持部を設け、上記ベクトルレジス
タから読み出し動作を行うパイプラインが起動さ
れる時点で、上記パイプラインストツプ識別信号
を上記保持部にセツトし、アクセスパイプライン
で一連の動作が終了した時点でリセツトするよう
にし、該保持部が保持状態である時のみ、該保持
部で示される所の読み出し動作を行うパイプライ
ンをパイプラインストツプの対象となるようにし
たことを特徴とする特許請求の範囲第１項に記載
のベクトル処理装置。３上記各読み出しを行うパイプラインは、総て
のアクセスパイプラインからの上記パイプライン
ストツプ信号の内、何れかがストツプ状態を示し
ていれば、当該パイプラインを停止するようにし
たことを特徴とする特許請求の範囲第１項に記載
のベクトル処理装置。４上記各読み出しを行うパイプライン間におい
て、レジスタ連鎖を検出する手段を設け、最初に
起動されている読み出し動作パイプラインが停止
すれば、該読み出し動作パイプライン間でレジス
タ連鎖がある場合には、後続する読み出し動作パ
イプラインをも停止させる機能を設けたことを特
徴とする特許請求の範囲第１項，第２項，第３項
のいずれかに記載のベクトル処理装置。