JPH0316665B2 - - Google Patents
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- JPH0316665B2 JPH0316665B2 JP58226331A JP22633183A JPH0316665B2 JP H0316665 B2 JPH0316665 B2 JP H0316665B2 JP 58226331 A JP58226331 A JP 58226331A JP 22633183 A JP22633183 A JP 22633183A JP H0316665 B2 JPH0316665 B2 JP H0316665B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パイプライン方式を用いたベクトル
処理装置において、ベクトルレジスタの連鎖が生
じた際に、ベクトルレジスタへのデータ書き込み
およびそれらのデータ読み出しの同期性を保証す
るパイプライン制御方式に関するものである。
処理装置において、ベクトルレジスタの連鎖が生
じた際に、ベクトルレジスタへのデータ書き込み
およびそれらのデータ読み出しの同期性を保証す
るパイプライン制御方式に関するものである。
第１図にベクトル処理装置の概要を示す。図
中、１は主記憶装置、２はデータバツフア、３は
ベクトルレジスタ群、４は演算パイプラインを示
す。ベクトル処理のプロセスとしては、まず主記
憶装置からベクトルデータがベクトルレジスタ上
に連続的に複数個のデータがロードされる。次
に、ベクトルレジスタ上のロードデータが演算パ
イプラインに供給され、演算を施された後、その
演算結果が再びベクトルレジスタ上に書き込まれ
るというものである。このようにベクトル処理装
置では、処理能力を上げるために、記憶装置１と
演算パイプライン４との間のデータ転送を少なく
する目的で、記憶装置１と演算パイプライン４と
の間にベクトルレジスタ群３（VR）が設けられ
ている。
中、１は主記憶装置、２はデータバツフア、３は
ベクトルレジスタ群、４は演算パイプラインを示
す。ベクトル処理のプロセスとしては、まず主記
憶装置からベクトルデータがベクトルレジスタ上
に連続的に複数個のデータがロードされる。次
に、ベクトルレジスタ上のロードデータが演算パ
イプラインに供給され、演算を施された後、その
演算結果が再びベクトルレジスタ上に書き込まれ
るというものである。このようにベクトル処理装
置では、処理能力を上げるために、記憶装置１と
演算パイプライン４との間のデータ転送を少なく
する目的で、記憶装置１と演算パイプライン４と
の間にベクトルレジスタ群３（VR）が設けられ
ている。
今ここで、次の場合について考えてみる。すな
わち、ロード命令の次の命令が演算命名もしくは
ストア命令であり、かつこの命令が前記ロード命
令の結果ベクトルレジスタ上に書き込まれたデー
タを使用する場合である。このような状態を、ベ
クトルレジスタが連鎖しているという。
わち、ロード命令の次の命令が演算命名もしくは
ストア命令であり、かつこの命令が前記ロード命
令の結果ベクトルレジスタ上に書き込まれたデー
タを使用する場合である。このような状態を、ベ
クトルレジスタが連鎖しているという。
この場合、第２図に示すようにベクトルロード
データの全要素がベクトルレジスタに書き込まれ
てから、次の演算命令あるいはストア命令を起動
すれば、次の演算命令がベクトルレジスタからデ
ータを読み出す際に、全く問題は生じない。しか
しこの方法は、ベクトルロード完了まで、次の命
令を実行する演算パイプラインは待たされること
になり、大量のデータを１命令で処理するベクト
ル計算機においては著しい性能の低下を招くこと
になる。
データの全要素がベクトルレジスタに書き込まれ
てから、次の演算命令あるいはストア命令を起動
すれば、次の演算命令がベクトルレジスタからデ
ータを読み出す際に、全く問題は生じない。しか
しこの方法は、ベクトルロード完了まで、次の命
令を実行する演算パイプラインは待たされること
になり、大量のデータを１命令で処理するベクト
ル計算機においては著しい性能の低下を招くこと
になる。
このため、ベクトル計算機では、通常、第３図
に示すようにロードパイプラインと演算パイプラ
インあるいはストアパイプラインを並行して動か
すようにしている。
に示すようにロードパイプラインと演算パイプラ
インあるいはストアパイプラインを並行して動か
すようにしている。
この場合において、ベクトルロード命令を実行
中、主記憶装置から、毎サイクル確実にベクトル
レジスタ上にデータが供給されれば別に問題はな
いが、主記憶装置をアクセスする際に、メモリの
バンクコンフリクトや、データバスの競合が生じ
て、その結果優先順位が得られないことがある。
この時はデータが毎サイクル供給されないことに
なる。
中、主記憶装置から、毎サイクル確実にベクトル
レジスタ上にデータが供給されれば別に問題はな
いが、主記憶装置をアクセスする際に、メモリの
バンクコンフリクトや、データバスの競合が生じ
て、その結果優先順位が得られないことがある。
この時はデータが毎サイクル供給されないことに
なる。
ところが、演算あるいはストアパイプラインで
は毎サイクル、データ処理を続けようとする。こ
のことは、いずれはベクトルレジスタ上のロード
データは枯渇し、正常な演算あるいはストア処理
が出来なくなる可能性が生じることを意味する。
は毎サイクル、データ処理を続けようとする。こ
のことは、いずれはベクトルレジスタ上のロード
データは枯渇し、正常な演算あるいはストア処理
が出来なくなる可能性が生じることを意味する。
そこで、このような場合に対処するために、必
要なデータが、ベクトルレジスタ上にロードされ
るのを待たせるため、演算あるいはストアパイプ
ラインを、一定のサイクルだけ停止させ、ベクト
ルレジスタからデータが読み出されるのを一時的
に中断するような制御が必要になつてくる。
要なデータが、ベクトルレジスタ上にロードされ
るのを待たせるため、演算あるいはストアパイプ
ラインを、一定のサイクルだけ停止させ、ベクト
ルレジスタからデータが読み出されるのを一時的
に中断するような制御が必要になつてくる。
本発明の目的は、ベクトルレジスタの連鎖のあ
る相続く２つのベクトル命令を並行して実行させ
る場合に、ベクトルレジスタへのデータの転送
と、ベクトルレジスタからのデータの読み出しと
を、データ転送が中断されても、正しい前後関係
で保持できるように制御することにあり、そのた
めの本発明の構成は、１個または複数個のエレメ
ントを同時にアクセス可能とするベクトルレジス
タと、ベクトルレジスタ間で演算を行なう演算パ
イプラインと、記憶装置と前記ベクトルレジスタ
間でデータ転送を行なうためのアクセスパイプラ
インと、命令処理部と、パイプライン制御部とを
備えたベクトル処理装置において、 命令処理部は、ベクトルレジスタへベクトルデ
ータを書き込む際の最初のエレメントの書き込み
タイミングを示すベクトルレジスタ書き込み開始
信号と、同じベクトルデータの最後のエレメント
の書き込みタイミングを示すベクトルレジスタ書
き込み終了信号と、ベクトルレジスタへ書き込ま
れるエレメントごとにそれが有効であるか無効で
あるかを示すエレメント有効化信号と、ベクトル
レジスタからベクトルデータを読み出す際の最初
のエレメントの読み出しタイミングを示すレジス
タ連鎖検出信号とをそれぞれ作成してパイプライ
ン制御部へ供給し、パイプライン制御部は、ベク
トルレジスタ書き込み開始信号によりセツトされ
ベクトルレジスタ書き込み終了信号によつてリセ
ツトされる第１の状態表示手段と、レジスタ連鎖
検出信号によりリセツトされベクトルレジスタ書
き込み終了信号によつてリセツトされる第２の状
態表示手段と、エレメント有効化信号によつてそ
の有効、無効によりサイクルごとにセツトされあ
るいはセツトされない第３の状態表示手段とをそ
なえ、第１および第２の状態表示手段がセツトさ
れかつ第３の状態表示手段がセツトされない場合
を検出して、レジスタ連鎖が生じかつベクトルレ
ジスタへのデータ転送が中断されているものとし
て、その時点で、ベクトルレジスタよりデータの
読み出しが行なわれる演算またはアクセスパイプ
ラインを停止する制御を行うようにしたことを特
徴とするものである。
る相続く２つのベクトル命令を並行して実行させ
る場合に、ベクトルレジスタへのデータの転送
と、ベクトルレジスタからのデータの読み出しと
を、データ転送が中断されても、正しい前後関係
で保持できるように制御することにあり、そのた
めの本発明の構成は、１個または複数個のエレメ
ントを同時にアクセス可能とするベクトルレジス
タと、ベクトルレジスタ間で演算を行なう演算パ
イプラインと、記憶装置と前記ベクトルレジスタ
間でデータ転送を行なうためのアクセスパイプラ
インと、命令処理部と、パイプライン制御部とを
備えたベクトル処理装置において、 命令処理部は、ベクトルレジスタへベクトルデ
ータを書き込む際の最初のエレメントの書き込み
タイミングを示すベクトルレジスタ書き込み開始
信号と、同じベクトルデータの最後のエレメント
の書き込みタイミングを示すベクトルレジスタ書
き込み終了信号と、ベクトルレジスタへ書き込ま
れるエレメントごとにそれが有効であるか無効で
あるかを示すエレメント有効化信号と、ベクトル
レジスタからベクトルデータを読み出す際の最初
のエレメントの読み出しタイミングを示すレジス
タ連鎖検出信号とをそれぞれ作成してパイプライ
ン制御部へ供給し、パイプライン制御部は、ベク
トルレジスタ書き込み開始信号によりセツトされ
ベクトルレジスタ書き込み終了信号によつてリセ
ツトされる第１の状態表示手段と、レジスタ連鎖
検出信号によりリセツトされベクトルレジスタ書
き込み終了信号によつてリセツトされる第２の状
態表示手段と、エレメント有効化信号によつてそ
の有効、無効によりサイクルごとにセツトされあ
るいはセツトされない第３の状態表示手段とをそ
なえ、第１および第２の状態表示手段がセツトさ
れかつ第３の状態表示手段がセツトされない場合
を検出して、レジスタ連鎖が生じかつベクトルレ
ジスタへのデータ転送が中断されているものとし
て、その時点で、ベクトルレジスタよりデータの
読み出しが行なわれる演算またはアクセスパイプ
ラインを停止する制御を行うようにしたことを特
徴とするものである。
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
第４図は、本発明の１実施例の全体構成図であ
る。図中、１は主記憶装置、２はデータバツフ
ア、３はベクトルレジスタ群VR、４は演算パイ
プライン、５は命令処理部、６はパイプライン制
御部、７はレジスタ連鎖情報、８はパイプライン
停止制御信号を示す。
る。図中、１は主記憶装置、２はデータバツフ
ア、３はベクトルレジスタ群VR、４は演算パイ
プライン、５は命令処理部、６はパイプライン制
御部、７はレジスタ連鎖情報、８はパイプライン
停止制御信号を示す。
ここで、主記憶装置１から、ベクトルレジスタ
群３へのロードデータのバス幅は、複数エレメン
ト分あるものとし、また、ベクトルレジスタ群３
へのデータの書き込みとそれからデータを読み出
すタイミングとは規定されているものとする。こ
のため、主記憶装置１とベクトルレジスタ群３の
間にデータバツフア２を設けて、データを一時保
持しておく必要がある。このデータバツフア２
は、一定のサイクル数だけデータを保持できるも
のとする。
群３へのロードデータのバス幅は、複数エレメン
ト分あるものとし、また、ベクトルレジスタ群３
へのデータの書き込みとそれからデータを読み出
すタイミングとは規定されているものとする。こ
のため、主記憶装置１とベクトルレジスタ群３の
間にデータバツフア２を設けて、データを一時保
持しておく必要がある。このデータバツフア２
は、一定のサイクル数だけデータを保持できるも
のとする。
命令処理部５からパイプライン制御部６には、
各種の連鎖情報７が送られ、この情報に基づいて
演算パイプラインを停止するかどうかを決定す
る。連鎖情報７には、VR書き込み開始信号、
VR書き込み終了信号、エレメント有効化信
号、及びレジスタ連鎖検出信号などがある。
各種の連鎖情報７が送られ、この情報に基づいて
演算パイプラインを停止するかどうかを決定す
る。連鎖情報７には、VR書き込み開始信号、
VR書き込み終了信号、エレメント有効化信
号、及びレジスタ連鎖検出信号などがある。
第６図は、上記各信号乃至の発生タイミン
グを示した図であり、VR書き込み開始信号
は、ベクトルレジスタに最初のエレメントが書き
込まれるタイミングでONになる信号であり、
VR書き込み終了信号は、最後のエレメントが
書き込まれるタイミングにONになる信号であ
る。エレメント有効化信号は、書き込まれるエ
レメントが有効であることを示す信号である。し
たがつて、上記信号およびの間に信号が
OFFになるときは、ロードデータが連続に送ら
れていない状態であることを意味する。
グを示した図であり、VR書き込み開始信号
は、ベクトルレジスタに最初のエレメントが書き
込まれるタイミングでONになる信号であり、
VR書き込み終了信号は、最後のエレメントが
書き込まれるタイミングにONになる信号であ
る。エレメント有効化信号は、書き込まれるエ
レメントが有効であることを示す信号である。し
たがつて、上記信号およびの間に信号が
OFFになるときは、ロードデータが連続に送ら
れていない状態であることを意味する。
レジスタ連鎖検出信号は、演算パイプライン
４が、ベクトルレジスタ群３の最初のエレメント
を読み出そうとするタイミングでONになる信号
である。これら乃至の信号は、命令処理部５
からパイプライン制御部６へ毎サイクルに送ら
れ、その度に演算パイプライン４を停止させるか
どうかが決定される。
４が、ベクトルレジスタ群３の最初のエレメント
を読み出そうとするタイミングでONになる信号
である。これら乃至の信号は、命令処理部５
からパイプライン制御部６へ毎サイクルに送ら
れ、その度に演算パイプライン４を停止させるか
どうかが決定される。
前述したように、ベクトルレジスタ群３にデー
タを書き込むタイミングとベクトルレジスタ群３
からデータを読み出すタイミングとはエレメント
により固定されているから、いつたん停止すると
次のタイミングが来るまで停止したままであり、
その間に主記憶装置より読み出されたデータは、
直ちにはベクトルレジスタには書かれず、データ
バツフアに保持される。そして、停止が解除にな
つたとき、再びVRへのデータの書き込み及び読
み出しが開始される。このように制御すれば、ベ
クトルロード命令とベクトル演算命令の順序性を
保つことが出来る。
タを書き込むタイミングとベクトルレジスタ群３
からデータを読み出すタイミングとはエレメント
により固定されているから、いつたん停止すると
次のタイミングが来るまで停止したままであり、
その間に主記憶装置より読み出されたデータは、
直ちにはベクトルレジスタには書かれず、データ
バツフアに保持される。そして、停止が解除にな
つたとき、再びVRへのデータの書き込み及び読
み出しが開始される。このように制御すれば、ベ
クトルロード命令とベクトル演算命令の順序性を
保つことが出来る。
第５図は、上述した制御動作を行なうパイプラ
イン制御部６の１実施例構成図であり、第６図は
その１動作例のタイミング図である。
イン制御部６の１実施例構成図であり、第６図は
その１動作例のタイミング図である。
第５図において、６はパイプライン制御部、９
乃至１１はラツチ回路、１２は固定サイクルホー
ルド回路、１３はインバータ、１４乃至１６は
AND回路、１７および１８はOR回路である。
乃至１１はラツチ回路、１２は固定サイクルホー
ルド回路、１３はインバータ、１４乃至１６は
AND回路、１７および１８はOR回路である。
第５図における信号、、、およびＡ、
Ｂ、Ｃ、Ｄは、それぞれ第６図中に示されている
同番号の信号タイミングに対応している。
Ｂ、Ｃ、Ｄは、それぞれ第６図中に示されている
同番号の信号タイミングに対応している。
ラツチ回路９は、VR書き込み開始信号によ
つてセツトされ、そしてVR書き込み終了信号
によつてリセツトされて、信号Ａを生じる。
つてセツトされ、そしてVR書き込み終了信号
によつてリセツトされて、信号Ａを生じる。
ラツチ回路１０は、レジスタ連鎖検出信号に
よりセツトされ、そしてVR書き込み終了信号
によつてリセツトされて、信号Ｃを生じる。
よりセツトされ、そしてVR書き込み終了信号
によつてリセツトされて、信号Ｃを生じる。
ラツチ回路１１は、エレメント有効化信号に
よつてサイクルごとにセツトされ、信号Ｂを生じ
る。信号Ｂは、エレメント有効化信号が途切れ
たとき、セツトされずにオフの状態を示す。
よつてサイクルごとにセツトされ、信号Ｂを生じ
る。信号Ｂは、エレメント有効化信号が途切れ
たとき、セツトされずにオフの状態を示す。
AND回路１６は、これらの信号Ａ，Ｂ，Ｃの
論理積をとり、ベクトルレジスタ書き込み期間中
であつてレジスタ連鎖が生じている場合に、エレ
メント有効化信号のオフ、すなわちデータ転送の
中断状態を検出して、固定サイクルホールド回路
１２を起動する。
論理積をとり、ベクトルレジスタ書き込み期間中
であつてレジスタ連鎖が生じている場合に、エレ
メント有効化信号のオフ、すなわちデータ転送の
中断状態を検出して、固定サイクルホールド回路
１２を起動する。
固定サイクルホールド回路１２は、起動される
と所定の期間クロツクを停止させるパイプライン
停止制御信号Ｄを生じ、パイプラインを制御し
て、その間の動作を停止させる。
と所定の期間クロツクを停止させるパイプライン
停止制御信号Ｄを生じ、パイプラインを制御し
て、その間の動作を停止させる。
以上のように、本発明によれば、レジスタ連鎖
のある２つのベクトル命令の並行処理を、高い信
頼度で実行することがえできるようになるため、
並行処理の利用を容易にし、処理の高速化を図る
ことができる。
のある２つのベクトル命令の並行処理を、高い信
頼度で実行することがえできるようになるため、
並行処理の利用を容易にし、処理の高速化を図る
ことができる。
第１図はベクトル処理装置の概要図、第２図は
ベクトルレジスタ連鎖がある場合の縦続的な制御
例を示すタイミング図、第３図は第２図と同じ場
合の並行的な制御例のタイミング図、第４図は本
発明の１実施例の全体構成図、第５図はパイプラ
イン制御部の１実施例構成図、第６図は第５図に
示す実施例の１動作例のタイミング図である。 図中、１は主記憶装置、２はデータバツフア、
３はベクトルレジスタ群、４は演算パイプライ
ン、５は命令処理部、６はパイプライン制御部、
７はレジスタ連鎖情報、８はパイプライン停止制
御信号、はVR書き込み開始信号、はVR書
き込み終了信号、はエレメント有効化信号、
はレジスタ連鎖検出信号を表わす。
ベクトルレジスタ連鎖がある場合の縦続的な制御
例を示すタイミング図、第３図は第２図と同じ場
合の並行的な制御例のタイミング図、第４図は本
発明の１実施例の全体構成図、第５図はパイプラ
イン制御部の１実施例構成図、第６図は第５図に
示す実施例の１動作例のタイミング図である。 図中、１は主記憶装置、２はデータバツフア、
３はベクトルレジスタ群、４は演算パイプライ
ン、５は命令処理部、６はパイプライン制御部、
７はレジスタ連鎖情報、８はパイプライン停止制
御信号、はVR書き込み開始信号、はVR書
き込み終了信号、はエレメント有効化信号、
はレジスタ連鎖検出信号を表わす。
Claims (1)
- 【特許請求の範囲】 １ １個または複数個のエレメントを同時にアク
セス可能とするベクトルレジスタと、ベクトルレ
ジスタ間で演算を行なう演算パイプラインと、記
憶装置と前記ベクトルレジスタ間でデータ転送を
行なうためのアクセスパイプラインと、命令処理
部と、パイプライン制御部とを備えたベクトル処
理装置において、 命令処理部は、ベクトルレジスタへベクトルデ
ータを書き込む際の最初のエレメントの書き込み
タイミングを示すベクトルレジスタ書き込み開始
信号と、同じベクトルデータの最後のエレメント
の書き込みタイミングを示すベクトルレジスタ書
き込み終了信号と、ベクトルレジスタへ書き込ま
れるエレメントごとにそれが有効であるか無効で
あるかを示すエレメント有効化信号と、ベクトル
レジスタからベクトルデータを読み出す際の最初
のエレメントの読み出しタイミングを示すレジス
タ連鎖検出信号とをそれぞれ作成してパイプライ
ン制御部へ供給し、 パイプライン制御部は、ベクトルレジスタ書き
込み開始信号によりセツトされベクトルレジスタ
書き込み終了信号によつてリセツトされる第１の
状態表示手段と、レジスタ連鎖検出信号によりセ
ツトされベクトルレジスタ書き込み終了信号によ
つてリセツトされる第２の状態表示手段と、エレ
メント有効化信号によつてその有効、無効により
サイクルごとにセツトされあるいはセツトされな
い第３の状態表示手段とをそなえ、第１および第
２の状態表示手段がセツトされかつ第３の状態表
示手段がセツトされない場合を検出して、レジス
タ連鎖が生じかつベクトルレジスタへのデータ転
送が中断されているものとして、その時点で、ベ
クトルレジスタよりデータの読み出しが行なわれ
る演算またはアクセスパイプラインを停止する制
御を行うようにしたことを特徴とするパイプライ
ン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22633183A JPS60118976A (ja) | 1983-11-30 | 1983-11-30 | パイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22633183A JPS60118976A (ja) | 1983-11-30 | 1983-11-30 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60118976A JPS60118976A (ja) | 1985-06-26 |
| JPH0316665B2 true JPH0316665B2 (ja) | 1991-03-06 |
Family
ID=16843491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22633183A Granted JPS60118976A (ja) | 1983-11-30 | 1983-11-30 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60118976A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492143A (en) * | 1977-12-29 | 1979-07-21 | Fujitsu Ltd | Control system for pipeline arithmetic unit |
| JPS586971B2 (ja) * | 1979-12-26 | 1983-02-07 | 株式会社日立製作所 | 演算処理装置 |
| JPS582975A (ja) * | 1981-06-27 | 1983-01-08 | Fujitsu Ltd | ベクトル・デ−タ処理装置の制御方式 |
-
1983
- 1983-11-30 JP JP22633183A patent/JPS60118976A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60118976A (ja) | 1985-06-26 |
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