JPH0252437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0252437A JPH0252437A JP63202735A JP20273588A JPH0252437A JP H0252437 A JPH0252437 A JP H0252437A JP 63202735 A JP63202735 A JP 63202735A JP 20273588 A JP20273588 A JP 20273588A JP H0252437 A JPH0252437 A JP H0252437A
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- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不純物のイオン注入により素子の形成を行う半
導体装置の製造方法に関し、特にタングステンシリサイ
ド層のような高融点金属を含む層を用いる半導体装置の
製造方法に関する。
導体装置の製造方法に関し、特にタングステンシリサイ
ド層のような高融点金属を含む層を用いる半導体装置の
製造方法に関する。
本発明の半導体装置の製造方法は、基体上に絶縁膜を介
して結晶性を有した高融点金属を含む層を形成し、その
結晶性を有した高融点金属を含む層の少なくとも一部を
非晶質化させ、その非晶質化された層をマスクにして上
記基体へ不純物のイオン注入を行うことにより、イオン
注入時の結晶性を有した高融点金属を含む層の不純物の
透過を防止するものである。
して結晶性を有した高融点金属を含む層を形成し、その
結晶性を有した高融点金属を含む層の少なくとも一部を
非晶質化させ、その非晶質化された層をマスクにして上
記基体へ不純物のイオン注入を行うことにより、イオン
注入時の結晶性を有した高融点金属を含む層の不純物の
透過を防止するものである。
［従来の技術］
ゲート配線等の低抵抗化の要求から、タングステンシリ
サイド層等の高融点金属を用いた配線材料が研究されて
おり、例えば「月刊Ｓｅ■１ｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄＪ ＋１２月号、１９８７年、第１３５頁〜第１
３８頁にもその技術が紹介されている。
サイド層等の高融点金属を用いた配線材料が研究されて
おり、例えば「月刊Ｓｅ■１ｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄＪ ＋１２月号、１９８７年、第１３５頁〜第１
３８頁にもその技術が紹介されている。
ところで、高融点金属を含む層としてタングステンシリ
サイド層を形成する場合、３５０°Ｃ程度の低温ではな
く６００″Ｃ〜６５０°Ｃ程度の高温で、Ｓ ｉ Ｈｚ
Ｃ１ｚ 、ＷＦ、の各ガスを用いながらＣＶＤ法より
形成することが行われる。このような高温でタングステ
ンシリサイド層を形成した場合には、密着性に優れ、フ
ッ素の含有が少なく、さらにステップカバレージが良好
となる。
サイド層を形成する場合、３５０°Ｃ程度の低温ではな
く６００″Ｃ〜６５０°Ｃ程度の高温で、Ｓ ｉ Ｈｚ
Ｃ１ｚ 、ＷＦ、の各ガスを用いながらＣＶＤ法より
形成することが行われる。このような高温でタングステ
ンシリサイド層を形成した場合には、密着性に優れ、フ
ッ素の含有が少なく、さらにステップカバレージが良好
となる。
〔発明が解決しようとする課Ｂ］
しかしながら、上述のように、高温で形成したタングス
テンシリサイド層をゲート配線層に用いた時では、イオ
ン注入に対する阻止能が問題となる。
テンシリサイド層をゲート配線層に用いた時では、イオ
ン注入に対する阻止能が問題となる。
すなわち、タングステンシリサイド層のように密度の大
きい物質は、イオン注入に対する阻止能が一部には大き
くなる。しかし、高温で形成した結果、そのタングステ
ンシリサイド層のダレインサイズが大きくなると、結晶
の原子配列の特定の方向に沿ってイオンの阻止能が象、
に低下する。すると、ゲート電極形成後にゲート電極と
セルファラインで行われるＬＤＤのイオン注入やソース
・ドレインのイオン注入の際に、タングステンシリサイ
ド層のダレインの大きさや方向によっては、不純物イオ
ンがチャネリングしてゲート電極の下部の絶縁膜やソリ
コン基板に達する。その結果、トランジスタの闇値電圧
■いの変化やサブスレッショルド領域でのソース・トレ
イン間リーク電流の増大が生ずる。
きい物質は、イオン注入に対する阻止能が一部には大き
くなる。しかし、高温で形成した結果、そのタングステ
ンシリサイド層のダレインサイズが大きくなると、結晶
の原子配列の特定の方向に沿ってイオンの阻止能が象、
に低下する。すると、ゲート電極形成後にゲート電極と
セルファラインで行われるＬＤＤのイオン注入やソース
・ドレインのイオン注入の際に、タングステンシリサイ
ド層のダレインの大きさや方向によっては、不純物イオ
ンがチャネリングしてゲート電極の下部の絶縁膜やソリ
コン基板に達する。その結果、トランジスタの闇値電圧
■いの変化やサブスレッショルド領域でのソース・トレ
イン間リーク電流の増大が生ずる。
そこで、本発明は前記技術的な課題に鑑み、イオン注入
に対する阻止能を向−トさせ、デバイス特性への悪影響
を防止するような半導体装置の製造方法を提供すること
を目的とする。
に対する阻止能を向−トさせ、デバイス特性への悪影響
を防止するような半導体装置の製造方法を提供すること
を目的とする。
［課題を解決するためのｆ段］
上述の目的を達成するために、本発明の半導体装置の製
造方法は、まず、基体上に絶縁膜を介して結晶性を有し
た高融点金属を含む層を形成する。
造方法は、まず、基体上に絶縁膜を介して結晶性を有し
た高融点金属を含む層を形成する。
高融点金属を含む層は、例えば高融点金属シリサイド層
、そのポリサイド構造、単体の高融点金属層等であり、
高融点金属としては、モリブデンタングステン、タンタ
ル１チタン等が挙げられる。
、そのポリサイド構造、単体の高融点金属層等であり、
高融点金属としては、モリブデンタングステン、タンタ
ル１チタン等が挙げられる。
また、高融点金属を含む層の結晶性を有する構造は、例
えばタングステンシリサイド層の場合において、Ｓ ｉ
Ｈｚ Ｃｌｚ 、 ＷＦ−の各ガスを用い高温のＬＰ
（低圧）−ＣＶＤ法等により得ることができる。上記基
体は、例えば半導体基板や半導体層であり、上記絶縁膜
はシリコン酸化膜、シリコン窒化膜、その他の材料若し
くはこれらの聞合せ等である。
えばタングステンシリサイド層の場合において、Ｓ ｉ
Ｈｚ Ｃｌｚ 、 ＷＦ−の各ガスを用い高温のＬＰ
（低圧）−ＣＶＤ法等により得ることができる。上記基
体は、例えば半導体基板や半導体層であり、上記絶縁膜
はシリコン酸化膜、シリコン窒化膜、その他の材料若し
くはこれらの聞合せ等である。
次に、上記結晶性を有した高融点金属を含む層の少なく
とも一部を非晶質化させる。この非晶質化は、シリサイ
ド層の場合、Ｓｉのイオン注入により行うことができる
。非晶質化させる領域は、高融点金属を含む層の全体で
あることを必要とせず、マスクとして用いる領域のみや
、膜の厚み方向において表面部のみと言うようにその一
部だけであっても良い。
とも一部を非晶質化させる。この非晶質化は、シリサイ
ド層の場合、Ｓｉのイオン注入により行うことができる
。非晶質化させる領域は、高融点金属を含む層の全体で
あることを必要とせず、マスクとして用いる領域のみや
、膜の厚み方向において表面部のみと言うようにその一
部だけであっても良い。
そして、本発明の半導体装置の製造方法は、その非晶質
化された暦をマスクにして上記基体へ不純物のイオン注
入を行う。マスクにする場合には、ｉＨ沢的に除去を行
って所要のパターンにしてからｊテえば良い。このイオ
ン注入は、例えばソース・ドレインの形成やＬＤＤ部分
の形成のためのイオン注入とすることができる。
化された暦をマスクにして上記基体へ不純物のイオン注
入を行う。マスクにする場合には、ｉＨ沢的に除去を行
って所要のパターンにしてからｊテえば良い。このイオ
ン注入は、例えばソース・ドレインの形成やＬＤＤ部分
の形成のためのイオン注入とすることができる。
結晶性を有した高融点金属を含む層の少なくとも一部を
非晶質化させることから、イオンの阻止能が向上する。
非晶質化させることから、イオンの阻止能が向上する。
その後、その非晶質化した層をマスクにしてイオン注入
することで、非晶質化した領域の下部には、不純物が打
ち込まれず、デバイス特性の劣化等が防止される。
することで、非晶質化した領域の下部には、不純物が打
ち込まれず、デバイス特性の劣化等が防止される。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、結晶性を有した高融点金属を含む層として
、ポリシリコン層上にタングステンシリサイド層を高温
で形成した層を設ける例であり、その層がＬＤＤ構造の
トランジスタのゲート電極として機能する例である。以
下、本実施例を第１図ａ〜第１図Ｃを参照しながら説明
する。
、ポリシリコン層上にタングステンシリサイド層を高温
で形成した層を設ける例であり、その層がＬＤＤ構造の
トランジスタのゲート電極として機能する例である。以
下、本実施例を第１図ａ〜第１図Ｃを参照しながら説明
する。
まず、第１図ａに示すように、シリコン基板２上にゲー
ト酸化膜３が形成され、その上部に不純物を含有するポ
リシリコン層４が積層される。そのポリシリコン層４の
上部には、タングステンシリサイド層１が形成される。
ト酸化膜３が形成され、その上部に不純物を含有するポ
リシリコン層４が積層される。そのポリシリコン層４の
上部には、タングステンシリサイド層１が形成される。
このタングステンシリサイド層ｌは、例えば６００°Ｃ
〜６５０°Ｃ程度の高温で、Ｓ ｉＨｚ ＣＮｚ 、Ｗ
Ｆ、の各ガスを用いたＣＶＤ法より形成する。このタン
グステンシリサイド層１の膜厚は例えば１０００〜２０
００人程変であり、そのグレインサイズは低温で形成し
たものに比べて大きい。ポリシリコン層４の膜厚は例え
ばＩ Ｏ００，〜２０００人程度である。
〜６５０°Ｃ程度の高温で、Ｓ ｉＨｚ ＣＮｚ 、Ｗ
Ｆ、の各ガスを用いたＣＶＤ法より形成する。このタン
グステンシリサイド層１の膜厚は例えば１０００〜２０
００人程変であり、そのグレインサイズは低温で形成し
たものに比べて大きい。ポリシリコン層４の膜厚は例え
ばＩ Ｏ００，〜２０００人程度である。
そして、シリコンイオンのイオン注入を行ってタングス
テンシリサイド層１の表面を非晶質化させる。このシリ
コンイオンのイオン注入は、小さな加速電圧でタングス
テンシリサイド層ｌのみ非晶質化させれば十分であり、
−例として１０”／ｃＡ以上程度のドーズ量で行われる
。
テンシリサイド層１の表面を非晶質化させる。このシリ
コンイオンのイオン注入は、小さな加速電圧でタングス
テンシリサイド層ｌのみ非晶質化させれば十分であり、
−例として１０”／ｃＡ以上程度のドーズ量で行われる
。
次に、シリコンイオンのイオン注入から表面が非晶質化
されたタングステンシリサイド層ｌ、ポリシリコン層４
．シリコン酸化膜３を、第１図すに示すようにゲート電
極の形状にバターニングする。
されたタングステンシリサイド層ｌ、ポリシリコン層４
．シリコン酸化膜３を、第１図すに示すようにゲート電
極の形状にバターニングする。
そして、通常のサイドウオールを用いたＬＤＤ構造のト
ランジスタの製造方法に従って、これら各層１．４．３
とセルファラインでシリコン基板２に低濃度不純物領域
６を形成するためのイオン注入を行う。この時、タング
ステンシリサイド層ｌは、シリコンイオンのイオン注入
から表面が非晶質化されているため、このタングステン
シリサイド層１を透過して不純物がシリコン酸化膜３や
シリコン基板２に至ることはない。続いて、Ｃ■Ｄソリ
コン酸化膜を被着し、これをエッチハックして、第１図
Ｃに示すように、各層１，４．３の側部にサイドウオー
ル部５を形成する。このサイドウオール部５により、次
のイオン注入のマスクの幅が広くなる。そして、そのサ
イドウオール部５及び上記タングステンシリサイドＩｌ
ｌとセルファラインで高濃度半導体領域７を形成するた
めのイオン注入を行う。この時も同様に、クンゲステン
シリサイドＪｉｌＪ１の表面が非晶質化されているため
、このタングステンシリサイド層１を透過して不純物が
シリコン酸化膜３やシリコン基板２に至ることはない。
ランジスタの製造方法に従って、これら各層１．４．３
とセルファラインでシリコン基板２に低濃度不純物領域
６を形成するためのイオン注入を行う。この時、タング
ステンシリサイド層ｌは、シリコンイオンのイオン注入
から表面が非晶質化されているため、このタングステン
シリサイド層１を透過して不純物がシリコン酸化膜３や
シリコン基板２に至ることはない。続いて、Ｃ■Ｄソリ
コン酸化膜を被着し、これをエッチハックして、第１図
Ｃに示すように、各層１，４．３の側部にサイドウオー
ル部５を形成する。このサイドウオール部５により、次
のイオン注入のマスクの幅が広くなる。そして、そのサ
イドウオール部５及び上記タングステンシリサイドＩｌ
ｌとセルファラインで高濃度半導体領域７を形成するた
めのイオン注入を行う。この時も同様に、クンゲステン
シリサイドＪｉｌＪ１の表面が非晶質化されているため
、このタングステンシリサイド層１を透過して不純物が
シリコン酸化膜３やシリコン基板２に至ることはない。
そして、第１図Ｃに示すように、ＬＤＤ構造のＭＯＳ）
ランジスタが形成されることになる。
ランジスタが形成されることになる。
このように本実施例の半導体装置の製造方法では、密着
性に優れ、フン素の含有が少なく、且つステンプカハレ
ージが良好な高温で形成したタングステンシリサイド層
ｌをそのままマスクとして用いることができ、これら利
点が活かせるのみならず、タングステンシリサイド層ｌ
自体のイオン阻止能を向上させることができる。また、
表面のみ非晶質化させることで、イオン注入のエネルギ
ーも小さくて良く、再結晶時の応力変化も少なくて済む
ことになる。
性に優れ、フン素の含有が少なく、且つステンプカハレ
ージが良好な高温で形成したタングステンシリサイド層
ｌをそのままマスクとして用いることができ、これら利
点が活かせるのみならず、タングステンシリサイド層ｌ
自体のイオン阻止能を向上させることができる。また、
表面のみ非晶質化させることで、イオン注入のエネルギ
ーも小さくて良く、再結晶時の応力変化も少なくて済む
ことになる。
なお、上述の実施例においては、結晶性を有した高融点
金属を含む層をポリサイド構造のタングステンシリサイ
ド層で説明したが、本発明の半導体装置の製造方法は、
これに限定されず、モップデンノリサイド、チタンシリ
サイド、タンタルシリサイドやそれらのポリサイド構造
成いは単体等のものでも良い。また、ＭＯ３構造の素子
に限定されず、他のデバイスであっても良い。
金属を含む層をポリサイド構造のタングステンシリサイ
ド層で説明したが、本発明の半導体装置の製造方法は、
これに限定されず、モップデンノリサイド、チタンシリ
サイド、タンタルシリサイドやそれらのポリサイド構造
成いは単体等のものでも良い。また、ＭＯ３構造の素子
に限定されず、他のデバイスであっても良い。
〔発明の効果］
本発明の半導体装置の製造方法は、結晶性を有した高融
点金属を含む層の少なくとも一部が非晶質化され、その
部分でイオンの阻止能が向上することから、トランジス
タの闇値電圧■いの変化やサブスレノンヨルド領域での
ソース・ドレイン間リーク電流の増大等のデバイス特性
の劣化が防止される。
点金属を含む層の少なくとも一部が非晶質化され、その
部分でイオンの阻止能が向上することから、トランジス
タの闇値電圧■いの変化やサブスレノンヨルド領域での
ソース・ドレイン間リーク電流の増大等のデバイス特性
の劣化が防止される。
第１図ａ〜第１図Ｃは本発明の半導体装置の製造方法の
一例をその工程に従って説明するためのそれぞれ工程断
面図である。 ｌ・・・タングステンソリサイド層 ・・シリコン基板 ３・・・シリコン酸化膜 ４・・・ポリシリコン層
一例をその工程に従って説明するためのそれぞれ工程断
面図である。 ｌ・・・タングステンソリサイド層 ・・シリコン基板 ３・・・シリコン酸化膜 ４・・・ポリシリコン層
Claims (1)
- 【特許請求の範囲】 基体上に絶縁膜を介して結晶性を有した高融点金属を含
む層を形成し、 上記結晶性を有した高融点金属を含む層の少なくとも一
部を非晶質化させ、 その非晶質化された層をマスクにして上記基体へ不純物
のイオン注入を行う半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202735A JP2773146B2 (ja) | 1988-08-16 | 1988-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202735A JP2773146B2 (ja) | 1988-08-16 | 1988-08-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0252437A true JPH0252437A (ja) | 1990-02-22 |
| JP2773146B2 JP2773146B2 (ja) | 1998-07-09 |
Family
ID=16462296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63202735A Expired - Fee Related JP2773146B2 (ja) | 1988-08-16 | 1988-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773146B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202277A (en) * | 1989-12-08 | 1993-04-13 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device |
| US5214305A (en) * | 1990-08-28 | 1993-05-25 | United Microelectronics Corporation | Polycide gate MOSFET for integrated circuits |
| US5236855A (en) * | 1990-11-06 | 1993-08-17 | Micron Technology, Inc. | Stacked V-cell capacitor using a disposable outer digit line spacer |
| CN116504612A (zh) * | 2023-02-09 | 2023-07-28 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863170A (ja) * | 1981-10-13 | 1983-04-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS6218733A (ja) * | 1985-07-17 | 1987-01-27 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-08-16 JP JP63202735A patent/JP2773146B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863170A (ja) * | 1981-10-13 | 1983-04-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS6218733A (ja) * | 1985-07-17 | 1987-01-27 | Nec Corp | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202277A (en) * | 1989-12-08 | 1993-04-13 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device |
| US5214305A (en) * | 1990-08-28 | 1993-05-25 | United Microelectronics Corporation | Polycide gate MOSFET for integrated circuits |
| US5236855A (en) * | 1990-11-06 | 1993-08-17 | Micron Technology, Inc. | Stacked V-cell capacitor using a disposable outer digit line spacer |
| CN116504612A (zh) * | 2023-02-09 | 2023-07-28 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN116504612B (zh) * | 2023-02-09 | 2023-11-21 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773146B2 (ja) | 1998-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |