JPS63314868A - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
- Publication number
- JPS63314868A JPS63314868A JP62151784A JP15178487A JPS63314868A JP S63314868 A JPS63314868 A JP S63314868A JP 62151784 A JP62151784 A JP 62151784A JP 15178487 A JP15178487 A JP 15178487A JP S63314868 A JPS63314868 A JP S63314868A
- Authority
- JP
- Japan
- Prior art keywords
- thin
- film
- forming
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07D—HANDLING OF COINS OR VALUABLE PAPERS, e.g. TESTING, SORTING BY DENOMINATIONS, COUNTING, DISPENSING, CHANGING OR DEPOSITING
- G07D9/00—Counting coins; Handling of coins not provided for in the other groups of this subclass
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07D—HANDLING OF COINS OR VALUABLE PAPERS, e.g. TESTING, SORTING BY DENOMINATIONS, COUNTING, DISPENSING, CHANGING OR DEPOSITING
- G07D1/00—Coin dispensers
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Control Of Vending Devices And Auxiliary Devices For Vending Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ半導体装置の製造方法に関し、特に、
ソース・ドレイン領域を不純物イオン注入法により形成
する方法に関する。
ソース・ドレイン領域を不純物イオン注入法により形成
する方法に関する。
従来、例えばＮ型ＭＯＳ半導体装置のへ遣方法は、第３
図（Ａ）〜第３図（Ｂ）に示すようなものとなっていた
。
図（Ａ）〜第３図（Ｂ）に示すようなものとなっていた
。
即ち、まず第３図（Ａ） Ｋ示すように、Ｐ型シリコン
基板２１上に厚いフィールド酸化膜２２を周知のＬＯＣ
Ｏ８法により形成した後、薄いゲート酸化膜２３を熱酸
化法により形成し、該ゲート酸化膜上に多結晶シリコン
ゲート電極２４を光食刻法によυ形成し、次いで前記フ
ィールド酸化膜２２及び多結晶シリコンゲート電極２４
をマスクとして高濃度のヒ素イオンをＰ型シリコン基板
内のソース・ドレイン形成領域に注入する。
基板２１上に厚いフィールド酸化膜２２を周知のＬＯＣ
Ｏ８法により形成した後、薄いゲート酸化膜２３を熱酸
化法により形成し、該ゲート酸化膜上に多結晶シリコン
ゲート電極２４を光食刻法によυ形成し、次いで前記フ
ィールド酸化膜２２及び多結晶シリコンゲート電極２４
をマスクとして高濃度のヒ素イオンをＰ型シリコン基板
内のソース・ドレイン形成領域に注入する。
次に第３図（Ｂ）に示すように、注入したヒ素イオンを
熱処理によりアニールしてＮ型ソース・ドレイン２５を
形成し、以下周知の方法により、眉間絶縁物としてのリ
ンガラス層２６を設け、コンタクト開口部を形成し、ア
ルミ配線層２７を形成して、ＭＯＳ半導体装置が完成す
る。
熱処理によりアニールしてＮ型ソース・ドレイン２５を
形成し、以下周知の方法により、眉間絶縁物としてのリ
ンガラス層２６を設け、コンタクト開口部を形成し、ア
ルミ配線層２７を形成して、ＭＯＳ半導体装置が完成す
る。
上述した従来のＭＯＳ半導体装置の製造方法では、ソー
ス・ドレイン形成の為の高濃度のイオン電荷によりチャ
ージアップが起こり、特に薄いゲート酸化膜が絶縁破壊
を起こして半導体装置の歩留が低下するという欠点があ
る。特に最近のＬＳＩのようにゲート酸化膜厚が３００
Ａ以下になってくると、よシ顕著に製造上問題となる。
ス・ドレイン形成の為の高濃度のイオン電荷によりチャ
ージアップが起こり、特に薄いゲート酸化膜が絶縁破壊
を起こして半導体装置の歩留が低下するという欠点があ
る。特に最近のＬＳＩのようにゲート酸化膜厚が３００
Ａ以下になってくると、よシ顕著に製造上問題となる。
上述した従来のＭＯＳ半導体装置の製造方法に対し、本
発明は薄いゲート絶縁膜上にゲート電極形成後、ソース
・ドレイン形成領域及びゲート電極上に薄い絶縁膜を形
成した後、全面に薄い導電性膜を形成し、形成された薄
い二層膜を通してソース・ドレイン領域形成の為の高濃
度の不純物イオンを注入し、その後前記薄い導電性膜を
除去する工程とを含むという相違点を有する。
発明は薄いゲート絶縁膜上にゲート電極形成後、ソース
・ドレイン形成領域及びゲート電極上に薄い絶縁膜を形
成した後、全面に薄い導電性膜を形成し、形成された薄
い二層膜を通してソース・ドレイン領域形成の為の高濃
度の不純物イオンを注入し、その後前記薄い導電性膜を
除去する工程とを含むという相違点を有する。
本発明のＭＯＳ半導体装置の製造方法は、一導電型の半
導体基板上に形成された薄いゲート絶縁膜上にゲート電
極を形成した後、該基板のソース・ドレイン形成領域及
びゲート電極上に薄い絶縁膜を形成する工程と、その後
全面に薄い導電性膜を形成する工程と、形成された薄い
二層膜を通して該基板とは逆導電型の不純物イオンを該
基板内に注入してソース・ドレイン領域の為の不純物拡
散層領域を形成する工程と、その後前記薄い導電性膜を
除去する工程とを有している。
導体基板上に形成された薄いゲート絶縁膜上にゲート電
極を形成した後、該基板のソース・ドレイン形成領域及
びゲート電極上に薄い絶縁膜を形成する工程と、その後
全面に薄い導電性膜を形成する工程と、形成された薄い
二層膜を通して該基板とは逆導電型の不純物イオンを該
基板内に注入してソース・ドレイン領域の為の不純物拡
散層領域を形成する工程と、その後前記薄い導電性膜を
除去する工程とを有している。
そうすると、不純物イオン注入の際に生ずるチャージは
、表面に形成されている薄い導電性膜を通してイオン注
入装置と半導体基板との接触部より外部に放電されるの
で、チャージアップによるゲート絶縁膜の絶縁破壊が防
止できてＬＳＩの歩留が向上する。
、表面に形成されている薄い導電性膜を通してイオン注
入装置と半導体基板との接触部より外部に放電されるの
で、チャージアップによるゲート絶縁膜の絶縁破壊が防
止できてＬＳＩの歩留が向上する。
次に、本発明について図面を参照して説明する。
第１図（Ａ）〜第１図（Ｃ）は本発明の製造方法の一実
施例を示す断面図である。
施例を示す断面図である。
まず第１図（Ａ）に示すように、Ｐ型シリコン基板１１
上に約８０００Ａ膜厚の厚いフィールド酸化膜１２を周
知のＬＯＣＯ８法により形成した後、約３００Ａ膜厚の
薄いゲート酸化膜１３を熱酸化法によシ形成し、該ゲー
ト酸化膜上に多結晶シリコンゲート電極１４を光食刻法
により形成する。
上に約８０００Ａ膜厚の厚いフィールド酸化膜１２を周
知のＬＯＣＯ８法により形成した後、約３００Ａ膜厚の
薄いゲート酸化膜１３を熱酸化法によシ形成し、該ゲー
ト酸化膜上に多結晶シリコンゲート電極１４を光食刻法
により形成する。
次に第１図（Ｂ）に示すように、約２００Ａ膜厚の薄い
酸化膜１５を熱酸化法によシ該ゲート電極上及びソース
・ドレイン形成領域のＰ型シリコン基板上に形成し、次
いで約２００Ａ膜厚の薄い多結晶シリコン１６を気相成
長法によシ全面に形成した後、前記フィールド酸化膜１
２及び多結晶シリコンゲート電極１４をマスクとして高
濃度５刈０１５ａｎ−２のヒ素イオンを、前記薄い酸化
膜】５と薄い多結晶シリコン１６から成る二層膜を通し
てエネルギ１５０ＫｅｖでＰ型シリコン基板内のソース
・ドレイン形成領域に注入する。
酸化膜１５を熱酸化法によシ該ゲート電極上及びソース
・ドレイン形成領域のＰ型シリコン基板上に形成し、次
いで約２００Ａ膜厚の薄い多結晶シリコン１６を気相成
長法によシ全面に形成した後、前記フィールド酸化膜１
２及び多結晶シリコンゲート電極１４をマスクとして高
濃度５刈０１５ａｎ−２のヒ素イオンを、前記薄い酸化
膜】５と薄い多結晶シリコン１６から成る二層膜を通し
てエネルギ１５０ＫｅｖでＰ型シリコン基板内のソース
・ドレイン形成領域に注入する。
次に第１図（Ｃ）に示すように、前記薄い多結晶シリコ
ン層１６をエツチング除去した後、前記注入したヒ素イ
オンを９５０℃で熱処理してＮ型ソース・ドレイン１７
を形成し、以下、周知の方法によシ、眉間絶縁の為のリ
ンガラス層１８を形成し、コンタクト開口部を形成して
アルミ配線層１９を形成して半導体装置が完成する。
ン層１６をエツチング除去した後、前記注入したヒ素イ
オンを９５０℃で熱処理してＮ型ソース・ドレイン１７
を形成し、以下、周知の方法によシ、眉間絶縁の為のリ
ンガラス層１８を形成し、コンタクト開口部を形成して
アルミ配線層１９を形成して半導体装置が完成する。
第２図（Ａ）〜第２図（Ｃ）は本発明の他の実施例を示
す断面図である。本実施例は、相補型ＭＯＳ半導体装置
の製造方法を示している。
す断面図である。本実施例は、相補型ＭＯＳ半導体装置
の製造方法を示している。
まず、第２図（Ａ）に示すように、周知の方法により、
Ｎ型、シリコン基板１０】上ＫＰ型タウエル０２、約８
０００Ａ膜厚の厚いフィールド酸化膜１０３、約３００
Ａ膜厚の薄いゲート酸化膜１０４及び多結晶シリコンゲ
ート電極１０５を形成した後、約２００Ａ膜厚の薄い酸
化膜１０６を熱酸化法により該ゲート電極上及びソース
・ドレイン形成領域のＮ型シリコン基板上とＰ型つェル
上に形成し、次いで、約２００Ａ膜厚の薄い多結晶シリ
コン１０７を気相成長法によシ全面に形成した後、フォ
トレジストを塗布してバターニングし、Ｎチャンネル側
ソース・ドレイン形成の為のヒ素のイオン注入のマスク
となるフォトレジストパターン１０８を形成し高濃度５
Ｘ １０１５ａｍ−”のヒ素イオンを前記フィールド
酸化膜１０３．多結晶シリコンゲート電極１０５及びフ
ォトレジストパターン１０８をマスクとして、前記薄い
酸化膜１０６と薄い多結晶シリコン１０７から放る二層
膜を通してエネルギ１５０ＫｅｖでＰ型ウェル１０２内
のソース・ドレイン形成領域に注入する。
Ｎ型、シリコン基板１０】上ＫＰ型タウエル０２、約８
０００Ａ膜厚の厚いフィールド酸化膜１０３、約３００
Ａ膜厚の薄いゲート酸化膜１０４及び多結晶シリコンゲ
ート電極１０５を形成した後、約２００Ａ膜厚の薄い酸
化膜１０６を熱酸化法により該ゲート電極上及びソース
・ドレイン形成領域のＮ型シリコン基板上とＰ型つェル
上に形成し、次いで、約２００Ａ膜厚の薄い多結晶シリ
コン１０７を気相成長法によシ全面に形成した後、フォ
トレジストを塗布してバターニングし、Ｎチャンネル側
ソース・ドレイン形成の為のヒ素のイオン注入のマスク
となるフォトレジストパターン１０８を形成し高濃度５
Ｘ １０１５ａｍ−”のヒ素イオンを前記フィールド
酸化膜１０３．多結晶シリコンゲート電極１０５及びフ
ォトレジストパターン１０８をマスクとして、前記薄い
酸化膜１０６と薄い多結晶シリコン１０７から放る二層
膜を通してエネルギ１５０ＫｅｖでＰ型ウェル１０２内
のソース・ドレイン形成領域に注入する。
次に第２図（Ｂ）に示すように、前記フォトレジストパ
ターン】０８を除去した後、新たにＰチャンネル側ソー
ス・ドレイン形成の為のボロンのイオン注入のマスクと
なるフォトレジストパターン】０９を形成し、高濃度５
Ｘ］０１５（！Ｔｌ”のボロンイオンを前記フィールド
酸化膜１０３．多結晶シリコンケート電極］０５及びフ
ォトレジストパターン１０９をマスクとして、前記薄い
酸化膜１０６と薄い多結晶シリコン１０７から成る二層
膜を通してエネルギ３０ＫｅｖでＮ型シリコン基板】０
１内のソース・ドレイン形成領域に注入する。
ターン】０８を除去した後、新たにＰチャンネル側ソー
ス・ドレイン形成の為のボロンのイオン注入のマスクと
なるフォトレジストパターン】０９を形成し、高濃度５
Ｘ］０１５（！Ｔｌ”のボロンイオンを前記フィールド
酸化膜１０３．多結晶シリコンケート電極］０５及びフ
ォトレジストパターン１０９をマスクとして、前記薄い
酸化膜１０６と薄い多結晶シリコン１０７から成る二層
膜を通してエネルギ３０ＫｅｖでＮ型シリコン基板】０
１内のソース・ドレイン形成領域に注入する。
次に第２図（Ｃ）に示すように、前記フォトレジストパ
ターン１０９を除去し、さらに薄い多結晶シリコン１０
７をエツチング除去して、熱処理をして、Ｎ型ソース・
ドレイン１１１及びＰ型ソース・トレイン１１２を形成
する。
ターン１０９を除去し、さらに薄い多結晶シリコン１０
７をエツチング除去して、熱処理をして、Ｎ型ソース・
ドレイン１１１及びＰ型ソース・トレイン１１２を形成
する。
次に、図示は省略するが、周知の方法によシ層間絶縁膜
を形成し、コンタクト開口部を形成しアルミ配線層を形
成して相補型ＭＯＳ半導体装置が完成する。
を形成し、コンタクト開口部を形成しアルミ配線層を形
成して相補型ＭＯＳ半導体装置が完成する。
なお、本実施例においては、二つともソース・ドレイン
形成の為の高濃度のイオン注入工程前に基板全面に形成
する薄い導電性膜として、多結晶シリコンを用いた場合
を示したが、他に金属膜のチタンやタングステン・モリ
ブデン等を用いることも可能であシ、又、前記薄い導電
性膜下部に形成する薄い絶縁膜として、熱酸化法によシ
形成したシリコン酸化膜の場合を示したが、上記導電性
薄膜エツチング除去の際のストッパになればよく気相成
長法による酸化膜や窒化膜等を用いてもよい。
形成の為の高濃度のイオン注入工程前に基板全面に形成
する薄い導電性膜として、多結晶シリコンを用いた場合
を示したが、他に金属膜のチタンやタングステン・モリ
ブデン等を用いることも可能であシ、又、前記薄い導電
性膜下部に形成する薄い絶縁膜として、熱酸化法によシ
形成したシリコン酸化膜の場合を示したが、上記導電性
薄膜エツチング除去の際のストッパになればよく気相成
長法による酸化膜や窒化膜等を用いてもよい。
以上説明したように本発明によるＭＯＳ半導体装置の製
造方法は、半導体基板上に形成された薄いゲート絶縁膜
上にゲート電極を形成した後、該基板のソース・ドレイ
ン形成領域及びゲート電極上に薄い絶縁膜を形成した後
、全面に薄い導電性膜を設け、その二層膜を通してソー
ス・ドレイン形成の為の高濃度の不純物イオン注入を行
なうので、その際に生ずるチャージは、表面に形成され
ている薄い導電性膜を通し【イオン注入装置と半導体基
板との接触部より外部に放電されるので、チャージアッ
プによる薄いゲー） Ｍｂ、ＲＨの絶縁破壊が防止でき
て、ＬＳＩの歩留向上に寄与できる。
造方法は、半導体基板上に形成された薄いゲート絶縁膜
上にゲート電極を形成した後、該基板のソース・ドレイ
ン形成領域及びゲート電極上に薄い絶縁膜を形成した後
、全面に薄い導電性膜を設け、その二層膜を通してソー
ス・ドレイン形成の為の高濃度の不純物イオン注入を行
なうので、その際に生ずるチャージは、表面に形成され
ている薄い導電性膜を通し【イオン注入装置と半導体基
板との接触部より外部に放電されるので、チャージアッ
プによる薄いゲー） Ｍｂ、ＲＨの絶縁破壊が防止でき
て、ＬＳＩの歩留向上に寄与できる。
特にゲート酸化膜厚が３００Ａ以下になれば、よシ効果
的である。
的である。
第１図（Ａ）〜第１図（Ｃ）は、本発明の一実施例を示
す断面図、第２図（Ａ）〜第２図（Ｃ）は本発明の他の
実施例を示す断面図、第３図（Ａ）〜第３図（Ｂ）は従
来の製造法を示す断面図である。 １１・・・・・・Ｐ型シリコン基Ｌ１２・・・・・・厚
いフィー−ヌド酸化膜、１３・・・・・・薄いゲート酸
化膜、】４・・・・・・多結晶シリコンゲート電極、１
５・・・・・・薄い酸化膜、１６・・・・・・薄い多結
晶シリコン、】７・・・・・・Ｎ型ソース・ドレイン、
１８・・・・・・リンガラス層、１９・・・・・・アル
ミ配線層、１０４・・・・・・薄いゲート酸化膜、１０
６・・・・・・薄い酸化膜、１ｏ７・川・・薄い多結晶
シリコン、１０８，１１０・・・・・・フォトレジスト
、１０２・・・・・・Ｐ型ウェル、】】１・・・・・・
Ｎ 型ソース・ドレイン、１１２・・・・・・Ｐｆｉソ
ース・ドレイン。 肩２圀（Ｃ）
す断面図、第２図（Ａ）〜第２図（Ｃ）は本発明の他の
実施例を示す断面図、第３図（Ａ）〜第３図（Ｂ）は従
来の製造法を示す断面図である。 １１・・・・・・Ｐ型シリコン基Ｌ１２・・・・・・厚
いフィー−ヌド酸化膜、１３・・・・・・薄いゲート酸
化膜、】４・・・・・・多結晶シリコンゲート電極、１
５・・・・・・薄い酸化膜、１６・・・・・・薄い多結
晶シリコン、】７・・・・・・Ｎ型ソース・ドレイン、
１８・・・・・・リンガラス層、１９・・・・・・アル
ミ配線層、１０４・・・・・・薄いゲート酸化膜、１０
６・・・・・・薄い酸化膜、１ｏ７・川・・薄い多結晶
シリコン、１０８，１１０・・・・・・フォトレジスト
、１０２・・・・・・Ｐ型ウェル、】】１・・・・・・
Ｎ 型ソース・ドレイン、１１２・・・・・・Ｐｆｉソ
ース・ドレイン。 肩２圀（Ｃ）
Claims (3)
- （１）一導電型の半導体基板上に形成された薄いゲート
絶縁膜上にゲート電極を形成した後、該基板のソース・
ドレイン形成領域及びゲート電極上に薄い絶縁膜を形成
する工程と、その後全面に薄い導電性膜を形成する工程
と、形成された薄い二層膜を通して該基板とは逆導電型
の不純物イオンを該基板内に注入してソース・ドレイン
領域の為の不純物拡散層領域を形成する工程と、その後
前記薄い導電性膜を除去する工程とを含むことを特徴と
するＭＯＳ半導体装置の製造方法。 - （２）ゲート絶縁膜は３００Å以下のシリコン酸化膜で
ある特許請求の範囲第１項記載のＭＯＳ半導体装置の製
造方法。 - （３）Ｐチャンネル側及びＮチャンネル側のソース・ド
レイン領域の少なくとも一方を、不純物イオン注入法で
形成する相補型ＭＯＳ半導体装置の製造方法において、
薄いゲート絶縁膜上にゲート電極を形成した後、ソース
・ドレイン形成領域及びゲート電極上に薄い絶縁膜を形
成する工程と、その後全面に薄い導電性膜を形成する工
程と、その後厚い膜をマスクとして、前記薄い二層膜を
通して不純物イオンを注入してソース・ドレイン領域の
為の不純物拡散層領域を形成する工程と、その後前記薄
い導電性膜を除去する工程とを含むことを特徴とする相
補型ＭＯＳ半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987151784U JPH0445083Y2 (ja) | 1987-10-03 | 1987-10-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63314868A true JPS63314868A (ja) | 1988-12-22 |
Family
ID=15526223
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151784A Pending JPS63314868A (ja) | 1987-10-03 | 1987-06-17 | Ｍｏｓ半導体装置の製造方法 |
| JP1987151784U Expired JPH0445083Y2 (ja) | 1987-09-05 | 1987-10-03 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987151784U Expired JPH0445083Y2 (ja) | 1987-09-05 | 1987-10-03 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4943258A (ja) |
| EP (1) | EP0311320B1 (ja) |
| JP (2) | JPS63314868A (ja) |
| DE (1) | DE3885702T2 (ja) |
| ES (1) | ES2048204T3 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574803A (ja) * | 1991-03-04 | 1993-03-26 | Sharp Corp | 半導体装置の製造方法 |
| JPH07202044A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990002389A1 (en) * | 1988-08-18 | 1990-03-08 | Popham, Charles, F. | Coin storage and dispensing apparatus |
| JPH0624929Y2 (ja) * | 1989-11-02 | 1994-06-29 | 旭精工株式会社 | 硬貨送出装置の出口装置 |
| JPH0666073B2 (ja) * | 1990-08-02 | 1994-08-24 | 旭精工株式会社 | コイン搬送ダクト |
| JPH0644306B2 (ja) * | 1990-11-15 | 1994-06-08 | 旭精工株式会社 | 硬貨送出装置の出口装置 |
| US5232398A (en) * | 1991-02-20 | 1993-08-03 | Himecs Co., Ltd. | Disc conveyor |
| JPH05159126A (ja) * | 1991-12-02 | 1993-06-25 | Asahi Seiko Kk | 硬貨送出装置 |
| ES2102468T3 (es) * | 1992-10-27 | 1997-08-01 | Asahi Seiko Co Ltd | Dispositivo de avance de monedas con un escalador. |
| CA2169054A1 (en) * | 1993-08-12 | 1995-02-23 | John Barry Hughes | Coin storage and dispensing apparatus |
| US5876275A (en) * | 1997-01-30 | 1999-03-02 | Wms Gaming Inc. | Escalator with adjustable coin guides |
| JPH1153610A (ja) * | 1997-08-06 | 1999-02-26 | Aruze Kk | コイン揚送機構 |
| NL1008874C2 (nl) | 1998-04-14 | 1999-10-15 | Suzo International Nl B V | Muntopvoerinrichting. |
| US6555894B2 (en) * | 1998-04-20 | 2003-04-29 | Intersil Americas Inc. | Device with patterned wells and method for forming same |
| TW382111B (en) * | 1998-05-21 | 2000-02-11 | Asahi Seiko Co Ltd | Coin accommodation funnel device |
| JP3821983B2 (ja) * | 1999-04-28 | 2006-09-13 | グローリー工業株式会社 | 硬貨処理機の硬貨搬送通路装置 |
| JP2002032824A (ja) | 2000-07-17 | 2002-01-31 | Asahi Seiko Kk | ホッパーのエスカレータに装着するコインセンサ |
| JP4088708B2 (ja) * | 2002-04-12 | 2008-05-21 | 旭精工株式会社 | ディスクの案内装置 |
| JP4359673B2 (ja) * | 2002-11-22 | 2009-11-04 | 旭精工株式会社 | ディスクの案内装置 |
| JP4411383B2 (ja) * | 2003-11-11 | 2010-02-10 | 旭精工株式会社 | コイン送り出し装置のコイン逆行防止装置 |
| JP4810691B2 (ja) * | 2003-12-12 | 2011-11-09 | 旭精工株式会社 | コインホッパー |
| TWI402772B (zh) * | 2009-11-18 | 2013-07-21 | Int Currency Tech | Cash dispenser with push-up coin channels |
| ES2564380T3 (es) * | 2010-12-10 | 2016-03-22 | Asahi Seiko Co., Ltd. | Dispositivo de transferencia de discos y dispositivo de distribución de discos |
| EP2784756B1 (en) | 2013-03-28 | 2020-03-18 | Scan Coin Ab | Rim geometry of a coin sorting device |
| EP2784757B1 (en) | 2013-03-28 | 2019-09-04 | Scan Coin Ab | A coin counting and sorting module |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US1470747A (en) * | 1923-10-16 | Coin collector | ||
| US2734680A (en) * | 1956-02-14 | Gravity-actuated closure for coin- | ||
| US2014506A (en) * | 1934-04-21 | 1935-09-17 | American Telephone & Telegraph | Coin collection apparatus |
| DE2154782C3 (de) * | 1971-11-04 | 1974-10-31 | National Rejectors Inc. Gmbh, 2150 Buxtehude | Anordnung zum Führen von Münzen in einer Münzprüfvorrichtung |
| DE2441404A1 (de) * | 1974-08-29 | 1976-03-11 | Standard Elektrik Lorenz Ag | Muenzspeicher |
| US4155437A (en) * | 1977-08-02 | 1979-05-22 | Bally Manufacturing Corporation | Transport device for game machine |
| JPS5719891A (en) * | 1980-07-08 | 1982-02-02 | Asahi Seiko Co Ltd | Coin payout device |
| US4518001A (en) * | 1982-04-26 | 1985-05-21 | International Game Technology | Coin handling apparatus |
| US4592377A (en) * | 1984-07-02 | 1986-06-03 | Igt | Coin escalator |
-
1987
- 1987-06-17 JP JP62151784A patent/JPS63314868A/ja active Pending
- 1987-10-03 JP JP1987151784U patent/JPH0445083Y2/ja not_active Expired
-
1988
- 1988-09-28 US US07/250,092 patent/US4943258A/en not_active Expired - Lifetime
- 1988-09-30 EP EP88309148A patent/EP0311320B1/en not_active Expired - Lifetime
- 1988-09-30 ES ES88309148T patent/ES2048204T3/es not_active Expired - Lifetime
- 1988-09-30 DE DE88309148T patent/DE3885702T2/de not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574803A (ja) * | 1991-03-04 | 1993-03-26 | Sharp Corp | 半導体装置の製造方法 |
| JPH07202044A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0311320B1 (en) | 1993-11-18 |
| DE3885702D1 (de) | 1993-12-23 |
| DE3885702T2 (de) | 1994-03-10 |
| JPS6457566U (ja) | 1989-04-10 |
| JPH0445083Y2 (ja) | 1992-10-23 |
| US4943258A (en) | 1990-07-24 |
| EP0311320A3 (en) | 1990-01-10 |
| ES2048204T3 (es) | 1994-03-16 |
| EP0311320A2 (en) | 1989-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| JPS58202562A (ja) | 半導体装置の製造方法 | |
| JP3181695B2 (ja) | Ｓｏｉ基板を用いた半導体装置の製造方法 | |
| JPS59219967A (ja) | 電界効果トランジスタの製造方法 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JPH07326595A (ja) | 半導体装置の製造方法 | |
| US5518938A (en) | Process for fabricating a CMOS transistor having high-voltage metal-gate | |
| JPH0298143A (ja) | Ｌｄｄ構造ポリシリコン薄膜トランジスタの製造方法 | |
| JPS6360549B2 (ja) | ||
| JPH0637106A (ja) | 半導体製造装置の製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JP2569809B2 (ja) | 半導体装置の製造方法 | |
| DE3375860D1 (en) | Method of manufacturing integrated mos field effect transistors with an additional interconnection level consisting of metal silicides | |
| JPS60263468A (ja) | 半導体装置の製造方法 | |
| JPS60160168A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS6146964B2 (ja) | ||
| JPS6331944B2 (ja) | ||
| JPH0453234A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPS59111367A (ja) | 半導体装置の製造方法 | |
| JPH0258771B2 (ja) | ||
| JP3147374B2 (ja) | 半導体装置 | |
| JPH02151064A (ja) | 半導体装置の製造方法 | |
| JPH04363019A (ja) | 半導体装置の製造方法 | |
| JP2915036B2 (ja) | 半導体集積回路装置の製造方法 |