JPH0252808B2 - - Google Patents
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- Publication number
- JPH0252808B2 JPH0252808B2 JP57092192A JP9219282A JPH0252808B2 JP H0252808 B2 JPH0252808 B2 JP H0252808B2 JP 57092192 A JP57092192 A JP 57092192A JP 9219282 A JP9219282 A JP 9219282A JP H0252808 B2 JPH0252808 B2 JP H0252808B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- pulse
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P13/00—Indicating or recording presence, absence, or direction, of movement
- G01P13/02—Indicating direction only, e.g. by weather vane
- G01P13/04—Indicating positive or negative direction of a linear movement or clockwise or anti-clockwise direction of a rotational movement
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Indicating Or Recording The Presence, Absence, Or Direction Of Movement (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
本発明は方向弁別回路に関し、詳しくは、パル
スエンコーダの二相出力から例えば工作機械等の
位置制御対象（テーブル或いは工具等）の正転又
は逆転方向の移動を判別し各々の移動量をカウン
トパルスとして出力する方向弁別回路に関する。 例えば工作機械における位置検出では、位置制
御対象の移動に関連するインクリメンタルタイプ
のパルスエンコーダの二相出力を方向弁別回路に
与え、位置制御対象の正転又は逆転方向の移動を
判別して各方向の移動量に対応するカウントアツ
プパルス及びカウントダウンパルスを作り出し、
これによつて可逆カウンタを駆動することにより
行なうのが一般的にである。 第１図は方向弁別回路の従来例で、パルスエン
コーダ（図示しない）のＡ相出力を入力端子IN
−１を介して受ける第１フリツプフロツプ１０
と、Ｂ相出力を入力端子IN−２を介して受ける
第２フリツプフロツプ１２と、第１フリツプフロ
ツプ１０のQ1出力を受ける第３フリツプフロツ
プ１４と、第１フリツプフロツプ１０のQ1出力
及び第３フリツプフロツプ１４の3出力を受け
る第1ANDゲート１６ａと、第１フリツプフロツ
プ１０の1出力及び第３フリツプフロツプ１４
のQ3出力を受けるる第2ANDゲート１６ｂと、
第1ANDゲート１６ａの出力及び第２フリツプフ
ロツプ１２の2出力を受ける第１出力ゲート１
８ａと、第2ANDゲート１６ｂの出力及び第２フ
リツプフロツプ１２の2出力を受ける第２出力
ゲート１８ｂを有する。なお、入力端子IN−３
から各フリツプフロツプにクロツクが送られ、ま
た出力端子OUT−１，OUT−２は可逆カウンタ
（図示しない）に接続される。 第２図Ａ及び第２図Ｂは第１図の回路の動作タ
イムチヤートで、第２図Ａはカウントアツプパル
スの出力時を示し、第２図Ｂはカウントダウンパ
ルスの出力時を示す。第２図Ａ及び第２図Ｂにお
ける各信号波形は第１図の回路に同一符号で示す
信号に対応する。以下第２図Ａ及び第２図Ｂを併
用して第１図の回路動作を説明する。 パルスエンコーダのＡ相とＢ相の出力信号ｂ，
ｉは第２図Ａ及び第２図Ｂに示すようにπ／２の
位相差を有する。先ず、パルスエンコーダのＡ相
出力ｂを第１フリツプフロツプ１０のデータ入力
として与えそのQ1出力ｃで第３フリツプフロツ
プ１４を駆動して、第１フリツプフロツプ１０の
Q1出力および第３フリツプフロツプ１４の3出
力により第1ANDゲート１６ａを、また第１フリ
ツプフロツプ１０の1出力および第３フリツプ
フロツプ１４のQ3出力により第2ANDゲート１
６ｂを介しＡ相出力の立上りに対応する短時間幅
のパルス列ｇとその立下りに対応する同幅のパル
ス列ｈを作る。即ち、立上りに対応するパルス列
ｇは第１フリツプフロツプ１０のQ1出力ｃと第
３フリツプフロツプ１４の3出力ｆとのAND１
６ａにより与えられ、立下りに対応するパルス列
ｈは第１フリツプフロツプ１０の1出力ｄと第
３フリツプフロツプ１４のQ3出力とのAND１６
ｂによつて与えられる。次に各パルス列ｇ，ｈ
は、エンコーダのＢ相出力ｉにデータ入力とする
第２フリツプフロツプ１２の2出力ｋとの間で
出力ゲート１８ａ，１８ｂによるANDを介して、
第２図Ａ又は第２図Ｂに示すように出力端子
OUT−１，OUT−２にカウントアツプパルスｌ
又はカウントダウンパルスｍとして供給される。 上記構成の方向弁別回路はパルスエンコーダ出
力の方向弁別として今日広く用いられているが、
正負双方の論理出力を有するフリツプフロツプを
必要とし、またカウント情報のデコードに対し多
数のゲートを必要とするので、必要ICの点数が
大となるばかりでなく回路構成が複雑化し、これ
はエンコーダの数に応じて益々増大するという欠
点がある。 従つて本発明は従来の技術の上記欠点を改善す
るもので、その目的は回路構成を簡単化し、しか
も複数のエンコーダに対しても同一回路構成をも
つて対応しうる方向弁別回路を提供することにあ
る。 上記目的を達成するための本発明は、概略的に
はパルスエンコーダの二相出力の一方をデータ入
力とする第１フリツプフロツプ及び他方をデータ
入力とする第２フリツプフロツプと、第１フリツ
プフロツプのＱ出力をデータ入力とする第３フリ
ツプフロツプと、各フリツプフロツプのＱ出力レ
ベルの所定の組合せに従つてカウントアツプ又は
カウントダウンパルスを出力するICメモリとを
有するごときパルスエンコーダ出力の方向弁別回
路よりなるものである。 以下図面により本発明の実施例を説明する。 第３図は本発明による方向弁別回路の一実施例
で、Ｑ出力のみを有する３個のフリツプフロツプ
２０，２２，２４とROM２６を有する。 第１フリツプフロツプ２０は入力端子IN−１
を介してパルスエンコーダ（図示しない）のＡ相
出力を入力データとし、第２フリツプフロツプ２
２は入力端子IN−２を介してパルスエンコーダ
のＢ相出力をデータ入力とし、また第３フリツプ
フロツプ２４は第１フリツプフロツプ２０のQa
出力を入力データとする。入力端子IN−３はク
ロツク用で、各フリツプフロツプにクロツクを供
給する。ROM２６はアドレス入力A0，A1，A2、
として第１フリツプフロツプ２０のQa出力と第
２フリツプフロツプ２２のQb出力と第３フリツ
プフロツプ２４のQc出力とを受入れ、そのデー
タ出力D0，D1に対応する出力端子OUT−１，
OUT−２にカウントアツプパルス及びカウント
ダウンパルスを夫々供給する。ROM２６のチツ
プイネーブルCEは本実施例においては常に動作
状態とし、また出力イネーブルOEは入力端子IN
−３を介してクロツクが与えられ、アドレスの変
化後出力データが確立する一定時間後にカウント
パルスを出力するようにコントロールされる。
ROM２６の記憶パターンは各フリツプフロツプ
のＱ出力レベルの所定の組合せに従つてカウント
アツプパルス又はカウントダウンパルスを出力す
るように定められる。具体的には以下の通りであ
る。 先に述べた第１図の回路において、カウントア
ツプパルスｌ及びカウントダウンパルスｍの発生
は各フリツプフロツプのQ1及びQ2及びQ3出力ｃ，
ｊ，ｅの組合せに対応する。なお各々の反転出力
Ｑ1及び2及び3は出力Q1及びQ2及びQ3で代表
される。従つて第２図Ａ及び第２図Ｂから以下の
真理値表を得ることができる。
スエンコーダの二相出力から例えば工作機械等の
位置制御対象（テーブル或いは工具等）の正転又
は逆転方向の移動を判別し各々の移動量をカウン
トパルスとして出力する方向弁別回路に関する。 例えば工作機械における位置検出では、位置制
御対象の移動に関連するインクリメンタルタイプ
のパルスエンコーダの二相出力を方向弁別回路に
与え、位置制御対象の正転又は逆転方向の移動を
判別して各方向の移動量に対応するカウントアツ
プパルス及びカウントダウンパルスを作り出し、
これによつて可逆カウンタを駆動することにより
行なうのが一般的にである。 第１図は方向弁別回路の従来例で、パルスエン
コーダ（図示しない）のＡ相出力を入力端子IN
−１を介して受ける第１フリツプフロツプ１０
と、Ｂ相出力を入力端子IN−２を介して受ける
第２フリツプフロツプ１２と、第１フリツプフロ
ツプ１０のQ1出力を受ける第３フリツプフロツ
プ１４と、第１フリツプフロツプ１０のQ1出力
及び第３フリツプフロツプ１４の3出力を受け
る第1ANDゲート１６ａと、第１フリツプフロツ
プ１０の1出力及び第３フリツプフロツプ１４
のQ3出力を受けるる第2ANDゲート１６ｂと、
第1ANDゲート１６ａの出力及び第２フリツプフ
ロツプ１２の2出力を受ける第１出力ゲート１
８ａと、第2ANDゲート１６ｂの出力及び第２フ
リツプフロツプ１２の2出力を受ける第２出力
ゲート１８ｂを有する。なお、入力端子IN−３
から各フリツプフロツプにクロツクが送られ、ま
た出力端子OUT−１，OUT−２は可逆カウンタ
（図示しない）に接続される。 第２図Ａ及び第２図Ｂは第１図の回路の動作タ
イムチヤートで、第２図Ａはカウントアツプパル
スの出力時を示し、第２図Ｂはカウントダウンパ
ルスの出力時を示す。第２図Ａ及び第２図Ｂにお
ける各信号波形は第１図の回路に同一符号で示す
信号に対応する。以下第２図Ａ及び第２図Ｂを併
用して第１図の回路動作を説明する。 パルスエンコーダのＡ相とＢ相の出力信号ｂ，
ｉは第２図Ａ及び第２図Ｂに示すようにπ／２の
位相差を有する。先ず、パルスエンコーダのＡ相
出力ｂを第１フリツプフロツプ１０のデータ入力
として与えそのQ1出力ｃで第３フリツプフロツ
プ１４を駆動して、第１フリツプフロツプ１０の
Q1出力および第３フリツプフロツプ１４の3出
力により第1ANDゲート１６ａを、また第１フリ
ツプフロツプ１０の1出力および第３フリツプ
フロツプ１４のQ3出力により第2ANDゲート１
６ｂを介しＡ相出力の立上りに対応する短時間幅
のパルス列ｇとその立下りに対応する同幅のパル
ス列ｈを作る。即ち、立上りに対応するパルス列
ｇは第１フリツプフロツプ１０のQ1出力ｃと第
３フリツプフロツプ１４の3出力ｆとのAND１
６ａにより与えられ、立下りに対応するパルス列
ｈは第１フリツプフロツプ１０の1出力ｄと第
３フリツプフロツプ１４のQ3出力とのAND１６
ｂによつて与えられる。次に各パルス列ｇ，ｈ
は、エンコーダのＢ相出力ｉにデータ入力とする
第２フリツプフロツプ１２の2出力ｋとの間で
出力ゲート１８ａ，１８ｂによるANDを介して、
第２図Ａ又は第２図Ｂに示すように出力端子
OUT−１，OUT−２にカウントアツプパルスｌ
又はカウントダウンパルスｍとして供給される。 上記構成の方向弁別回路はパルスエンコーダ出
力の方向弁別として今日広く用いられているが、
正負双方の論理出力を有するフリツプフロツプを
必要とし、またカウント情報のデコードに対し多
数のゲートを必要とするので、必要ICの点数が
大となるばかりでなく回路構成が複雑化し、これ
はエンコーダの数に応じて益々増大するという欠
点がある。 従つて本発明は従来の技術の上記欠点を改善す
るもので、その目的は回路構成を簡単化し、しか
も複数のエンコーダに対しても同一回路構成をも
つて対応しうる方向弁別回路を提供することにあ
る。 上記目的を達成するための本発明は、概略的に
はパルスエンコーダの二相出力の一方をデータ入
力とする第１フリツプフロツプ及び他方をデータ
入力とする第２フリツプフロツプと、第１フリツ
プフロツプのＱ出力をデータ入力とする第３フリ
ツプフロツプと、各フリツプフロツプのＱ出力レ
ベルの所定の組合せに従つてカウントアツプ又は
カウントダウンパルスを出力するICメモリとを
有するごときパルスエンコーダ出力の方向弁別回
路よりなるものである。 以下図面により本発明の実施例を説明する。 第３図は本発明による方向弁別回路の一実施例
で、Ｑ出力のみを有する３個のフリツプフロツプ
２０，２２，２４とROM２６を有する。 第１フリツプフロツプ２０は入力端子IN−１
を介してパルスエンコーダ（図示しない）のＡ相
出力を入力データとし、第２フリツプフロツプ２
２は入力端子IN−２を介してパルスエンコーダ
のＢ相出力をデータ入力とし、また第３フリツプ
フロツプ２４は第１フリツプフロツプ２０のQa
出力を入力データとする。入力端子IN−３はク
ロツク用で、各フリツプフロツプにクロツクを供
給する。ROM２６はアドレス入力A0，A1，A2、
として第１フリツプフロツプ２０のQa出力と第
２フリツプフロツプ２２のQb出力と第３フリツ
プフロツプ２４のQc出力とを受入れ、そのデー
タ出力D0，D1に対応する出力端子OUT−１，
OUT−２にカウントアツプパルス及びカウント
ダウンパルスを夫々供給する。ROM２６のチツ
プイネーブルCEは本実施例においては常に動作
状態とし、また出力イネーブルOEは入力端子IN
−３を介してクロツクが与えられ、アドレスの変
化後出力データが確立する一定時間後にカウント
パルスを出力するようにコントロールされる。
ROM２６の記憶パターンは各フリツプフロツプ
のＱ出力レベルの所定の組合せに従つてカウント
アツプパルス又はカウントダウンパルスを出力す
るように定められる。具体的には以下の通りであ
る。 先に述べた第１図の回路において、カウントア
ツプパルスｌ及びカウントダウンパルスｍの発生
は各フリツプフロツプのQ1及びQ2及びQ3出力ｃ，
ｊ，ｅの組合せに対応する。なお各々の反転出力
Ｑ1及び2及び3は出力Q1及びQ2及びQ3で代表
される。従つて第２図Ａ及び第２図Ｂから以下の
真理値表を得ることができる。
【表】
上記表から明からなように、カウントアツプパ
ルスが与えられるのはQ1＝“１”、Q2＝“０”、Q3
＝“０”の場合であり、カウントダウンパルスが
与えられるのはQ1＝“０”、Q2＝“０”、Q3＝“１”
の場合である。第３図において第１フリツプフロ
ツプ２０のQaは上記Q1に、第２フリツプフロツ
プ２２のQbは上記Q2に、第３フリツプフロツプ
２４のQcは上記Q3に夫々対応することは明らか
である。従つて上記真理値表に基づいてROM２
６の記憶パターンを作成しておけば、パルスエン
コーダの正転又は逆転方向の移動に応じてカウン
トアツプ又はカウントダウンパルスを得ることが
できる。 上記実施例においてはROMによりデコードす
ることとしたが、PROMを用いることももとよ
り可能であり、これによればプログラムの変更に
より容易にカウントアツプとカウントダウンの切
換を行なうことができる。また、ROMは集積度
の高いものを容易に得ることができるので、複数
のエンコーダ出力をデコードする場合にも単一の
もので足りる。例えば、32KbitのROMを用いれ
ばアドレス入力が12あるので４個のパルスエンコ
ーダの各出力をデコードすることが可能となる。 以上のごとき実施例の説明より理解されるよう
に、要するに本発明の要旨は特許請求の範囲に記
載のとおりであるから、本発明によれば、３つの
フリツプフロツプと１つのROMよりなるもので
あり、しかもフリツプフロツプとしては、Ｑ出力
のみのもので良く、従来のごとく正負両論理極性
出力のフリツプフロツプに比較して構成が極めて
簡単なものとなる。またデコーダ部分は１つの
ROMであるから、回路構成が簡単化できるもの
である。
ルスが与えられるのはQ1＝“１”、Q2＝“０”、Q3
＝“０”の場合であり、カウントダウンパルスが
与えられるのはQ1＝“０”、Q2＝“０”、Q3＝“１”
の場合である。第３図において第１フリツプフロ
ツプ２０のQaは上記Q1に、第２フリツプフロツ
プ２２のQbは上記Q2に、第３フリツプフロツプ
２４のQcは上記Q3に夫々対応することは明らか
である。従つて上記真理値表に基づいてROM２
６の記憶パターンを作成しておけば、パルスエン
コーダの正転又は逆転方向の移動に応じてカウン
トアツプ又はカウントダウンパルスを得ることが
できる。 上記実施例においてはROMによりデコードす
ることとしたが、PROMを用いることももとよ
り可能であり、これによればプログラムの変更に
より容易にカウントアツプとカウントダウンの切
換を行なうことができる。また、ROMは集積度
の高いものを容易に得ることができるので、複数
のエンコーダ出力をデコードする場合にも単一の
もので足りる。例えば、32KbitのROMを用いれ
ばアドレス入力が12あるので４個のパルスエンコ
ーダの各出力をデコードすることが可能となる。 以上のごとき実施例の説明より理解されるよう
に、要するに本発明の要旨は特許請求の範囲に記
載のとおりであるから、本発明によれば、３つの
フリツプフロツプと１つのROMよりなるもので
あり、しかもフリツプフロツプとしては、Ｑ出力
のみのもので良く、従来のごとく正負両論理極性
出力のフリツプフロツプに比較して構成が極めて
簡単なものとなる。またデコーダ部分は１つの
ROMであるから、回路構成が簡単化できるもの
である。
第１図は方向弁別回路の従来例、第２図Ａ及び
第２図Ｂは第１図の回路の動作タイムチヤート、
第３図は本発明による方向弁別回路の一実施例で
ある。 ２０：第１フリツプフロツプ、２２：第２フリ
ツプフロツプ、２４：第３フリツプフロツプ、２
６：ROM。
第２図Ｂは第１図の回路の動作タイムチヤート、
第３図は本発明による方向弁別回路の一実施例で
ある。 ２０：第１フリツプフロツプ、２２：第２フリ
ツプフロツプ、２４：第３フリツプフロツプ、２
６：ROM。
Claims (1)
- 【特許請求の範囲】 １ パルスエンコーダの二相出力の一方をデータ
入力とする第１フリツプフロツプ２０と、 他方をデータ入力とする第２フリツプフロツプ
２２と、 第１フリツプフロツプ２０のＱ出力をデータ入
力とする第３フリツプフロツプ２４と、 上記第１、第２および第３フリツプフロツプ２
０，２２，２４の各出力Qa，Qb，Qcを各アドレ
スA0，A2，A1に受け入れ、各アドレスA0，A1，
A2の受け入れレベルが１、０、０のパターンの
ときにのみカウントアツプパルスを発生し、パタ
ーンが０、１、０のときにのみカウントダウンパ
ルスを発生するROM２６と、 を備えてなることを特徴とするパルスエンコーダ
出力の方向弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219282A JPS58210516A (ja) | 1982-06-01 | 1982-06-01 | パルスエンコ−ダ出力の方向弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219282A JPS58210516A (ja) | 1982-06-01 | 1982-06-01 | パルスエンコ−ダ出力の方向弁別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58210516A JPS58210516A (ja) | 1983-12-07 |
| JPH0252808B2 true JPH0252808B2 (ja) | 1990-11-14 |
Family
ID=14047570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219282A Granted JPS58210516A (ja) | 1982-06-01 | 1982-06-01 | パルスエンコ−ダ出力の方向弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210516A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0166019U (ja) * | 1987-10-22 | 1989-04-27 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3906194A (en) * | 1973-12-20 | 1975-09-16 | Xerox Corp | Signal processor |
| JPS58109812A (ja) * | 1981-12-23 | 1983-06-30 | Komatsu Ltd | パルスエンコ−ダの出力回路 |
-
1982
- 1982-06-01 JP JP9219282A patent/JPS58210516A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58210516A (ja) | 1983-12-07 |
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