JPH025282A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、メモリ領
域が作り込まれた半導体集積回路装置に係り、該メモリ
領域を間にして信号の伝達を行うに際し、メモリ領域内
のビフ＋−ｂｉを伝送路として流用できるようにした半
導体集積回路装置に関する。

近時、半導体技術の向上に伴って半導体集積回路装置に
は多（の機能が搭載されるようになってきた。特に、今
までは、別のチップとして供給されていたメモリも、同
一のチップ内に組込まれるようになってきており、多様
なユーザ要求に高レベルで応えるものが実現されている
。

〔従来の技術〕

上述の傾向は、マイクロコンピュータやその周辺装置な
どで顕著に表われており、具体的には例えばキャシュメ
モリを組込んだもの、あるいはこのキャシュメモリに対
するキャシュヒツトを調べるための判定メモリを備えた
いわゆるアドレス変換用チップなどが挙げられる。

同一チップ上に、メモリを混載したものは、メモリアク
セス速度が早く、近時の高速化要求に対応しているとと
もに、当然のことながらチップ数も少なくてすみ、ＰＣ
Ｂ上の実装率が改善される。

ここで、一般に、チップ上におけるメモリの位置は、比
較的に中央部付近に置かれることが多い。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体集積回路装置に
あっては、各種論理回路がチップ中央のメモリの周囲に
配置されることが多かったため、例えば、メモリの一方
側に位置する１の論理回路から、メモリの他方側に位置
する２の論理回路へ信号を伝達する場合、この信号の伝
達路は、メモリを迂回して配線せねばならなかった。こ
のため、伝送路が長くなって信号の伝送速度低下を招く
といった問題点があった。また、伝送路が複数本ある場
合には、チップ上の配線面積の増大を招くといった問題
点があった。

そこで、本発明は、メモリ領域内のビット線を、単なる
信号伝達路としても使用できるようにし、メモリを迂回
する伝達路を不要にして、伝送速度の短縮および配線面
積の削減を図ることを目的としている。

〔課題を解決するための手段〕

第１図は本発明の半導体集積回路装置の原理ブロック図
を示す。

第１図において、メモリ領域ａを間にして、該メモリ領
域ａ内のビット線の延長方向一方何に所定の信号を出力
する信号出力回路すが配置され、他方側に少なくとも該
信号出力回路すからの信号を適宜必要とする論理回路Ｃ
が配置された半導体集積回路装置であって、前記メモリ
領域ａのワード線を必要に応じて非活性化するワード線
非活性化手段ｄと、前記信号出力回路すを、メモリ領域
ａのビット線の一端に接続する第１の接続手段ｅと、前
記論理回路Ｃを、メモリ領域ａのビット線の他端に接続
する第２の接続手段ｆと、を備えて構成している。

〔作用〕

本発明では、信号出力回路からの信号を論理回路に伝達
するに際し、メモリ領域のワード線が非活性化され、こ
の非活性化の期間、メモリ領域のビット線は信号出力回
路からの信号を論理回路に伝達する伝達路として機能す
る。

したがって、メモリ回路を迂回する伝送路が不要となり
、配線面積の削減が図られ、しかも、前記ビット線は、
信号出力回路と論理回路との間の最短距離にあるから、
信号伝達速度の高速化が図られる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２．３図は、本発明に係る半導体集積回路装置の一実
施例を示す図であり、マイクロコンピュータの周辺装置
として用いられるアドレス変換用チップに適用した例で
ある。

まず、構成を説明する。第２図において、１はアドレス
変換用チップであり、アドレス変換用チップ１は、第１
メモリ部Ｍ１と、第２メモリ部Ｍ２と、これらの間に配
置された比較部ＣＭＰと、を含んで構成されている。

第１メモリ部Ｍ１は、システム立上時等に図外のマイク
ロコンピュータからの論理アドレスＬＡが入力される入
出力ポート２（信号出力手段）と、処理中に図外のマイ
クロコンピュータからの物理アドレスＰＡが入力される
入出力ボート３（信号出力手段）と、制御信号ＳＣＮ□
が入力される入出力ポート４と、制御アドレスＣＡ１が
入力される入力ボート５と、５ＣＮＴ＋に従ってセレク
ト信号ｓｓｇ、いり一ドライト信号（後述のリード制御
信号Ｓ８およびライト制御信号ＳＮを含む）　３ｍ／ｆ
ｉｌｌおよびワード線非活性化信号Ｗｌ、ｌ、ｌを含む
制御信号を生成する制御回路６と、ＣＡＩをデコードし
てワード線選択信号Ｗ　Ｓ　Ｅ　Ｌ　Ｉを出力するデコ
ーダ７と、Ｗ、Ｌｌに従って１つのワード線を活性化さ
せる信号ＷｏＮを出力し、また、ＷＩ−が入力されると
、Ｗ。８の出力を禁止するゲート回路（ワード線非活性
化手段）８と、多数のワード線およびビット線を交差状
に配列し、各交差点にメモリセルを接続したメモリ領域
ＭＥＭａ、と、メモリ領域ＭＥＭａ内のビット線の一端
側に接続され、Ｓ　ＳＥＬ＋に従ってＬＡあるいはＰＡ
の何れか一方をビット線に乗せ、また、ビット線のデー
タを入出力ポート２あるいは人出力ボート３に伝達する
リードライト回路（第１の接続手段）９と、ＭＥＭａ内
のビット線の他端側に接続され、ビット線に乗せられた
データ（メモリセルからの読出しデータ、あるいはリー
ドライト回路９からの書込データ）を読出して比較部Ｃ
ＭＰに加えるリード回路（第２の接続手段）　１０と、
を備えている。

第２メモリ部Ｍ２は、図外のキャシュメモリに割り当て
られた物理アドレスＰＡｃが入力される入出力ポート１
１と、制御信号５ｃＮｖｚが入力される入力ボート１２
と、制御ドレスＣＡ！が入力される入力ボート１３と、
Ｓ　ＣＮＴ□に従ってセレクト信号３５！Ｌオ、リード
ライト信号ｓｔｔ／ｗｇおよびレジスタ駆動信号３０Ｇ
を含む制御信号を生成する制御回路１４と、ＣＡｚをデ
コードしてワード線選択信号Ｗ　Ｓ　！　Ｌ　！を出力
するデコーダ１５と、ＷｓＥＬ２に従って１つのワード
線を活性化させるゲート回路１６と、多数のワード線お
よびビット線を交差状に配列し、各交差点にメモリセル
を接続したメモリセル領域ＭＥＭｂと、ＭＥＭｂ内のビ
ット線の一端側に接続され、ＰＡＣをビット線に乗せて
メモリセルに書込むリードライト回路１７と、ＭＥＭｂ
内のビット線の他端側に接続され、ビット線を介してメ
モリセル内のデータを読出すリード回路１８と、を備え
ている。

比較部ＣＭＰは、Ｍ　Ｅ　Ｍ　ａのリード回路１０およ
びＭＥＭｂのリード回路１８からのデータを比較して一
致信号Ｓ　ＣＭＦを出力する比較回路（論理回路）２０
と、Ｓ□、に従ってこのＳ　ＣＮＰを取込んで保持する
レジスタ２１と、レジスタ２１内のｓ　ｅＩ４ｐを外部
（例えばマイクロコンピュータ）に出力する出力ポート
２２と、を備えている。

第３図は第１メモリ部Ｍ１のリードライト回路９および
メモリ領域ＭＥＭａの一部を具体的に示す図である。

第３図において、リードライト回路９はビット毎の複数
の回路９．〜９７から構成され、各回路の構成は同一で
ある。回路９１を代表として説明する。２５はリード制
御信号Ｓｌｌによって何れか一方の出力側が開かれる読
出しゲート、２６はライト制御信号Ｓ。によって出力側
が開かれる書込みゲート、２７はＳ　５ＥＬＩによって
Ｐ、あるいはＬＡの一方を選択するセレクタである。

また、同図において、ＭＥＭａ内には多数のビット線Ｂ
　Ｌｌ　””’　Ｂ　Ｌｎおよび多数のワード線ＷＬ、
−ＷＬ７が配列され、これらのＢ　Ｌ　ｌ−Ｂ　Ｌｌｓ
とＷＬＩ−ＷＬ、ｌの交差点にはメモリセルＭが接続さ
れている。

次に、作用を説明する。

命令先取り制御方式では、必要なデータが先取り用のキ
ャシュメモリ内に存在するか否かの点検、いわゆるキャ
シュヒラ］・が点検される。

例えば、本実施例のアドレス変換用チップ１を含むシス
テムでは、まず、キャシュメモリに割り当てられた物理
アドレスＰＡｃをＭＥＭｂに格納し、次いで、論理アド
レスに対応づけられた物理アドレスＰＡをＭＥＭａに格
納し、これらのＭＥＭａおよびＭＥＭｂのデータをＣＭ
Ｐで比較して一致を取る。すなわち、ＣＭＰがら一敗信
号Ｓ　ＣＭＰが出力されたときキャシュヒツトとなる。

一方、同様なキャシュヒントの点検でも、例えば、シス
テムの立上げ時のように、主記憶内にデータが格納され
ていない時点では、マイクロコンピュータで発生した論
理アドレスＬＡと、ＭＥＭｂの内容とを直接に比較する
必要が生じてくる。

このような場合、前述した従来のものでは、Ｌ、を伝達
する専用の伝送路を必要とし、この伝送路はＭＥＭａを
迂回して比較回路２ｏまで配線していたため、ＬＡの伝
送時間の低下、および配線面積の増大を招いていた。

これに対し、本実施例では、ゲート回路８がらのＷ。Ｈ
の出力を禁止してＭＥＭａのワード線を非活性化させる
ことができるので、ＭＥＭａのビット線を単にＬＡを通
過させるための伝送路として流用でき、ＬＡとＭＥＭｂ
内のデータとの一致をＣＭＰで取ることができる。

したがって、ＬＡを伝送するための伝送路を専用に設け
る必要はな（、配線面積を削減することができ、しかも
、ＬＡは最短距離で比較回路２０に伝達されるので、高
速化を図ることができる。

なお、上記実施例では、リードライト回路９で選択可能
な信号数をＬＡとＰＡの２つとしているが、これに限ら
ず、２つ以上としてもよい。

第４図は本発明の他の適用例を示す図である。

第４図において、３１は第１の内部データバス、３２は
第２の内部データバス、３３は第３の内部データバス、
３４はリードライト回路（第１の接続手段）、３５は内
部メモリ　（メモリ領域）、３６はワードデコーダ（ワ
ード線非活性化手段を兼ねる）、３７はリード回路（第
２の接続手段）、３８は比較回路（論理回路）、３９は
リードライト制御回路、４０はリード制御回路である。

このような構成によれば、第１の内部データバス３１若
しくは第２の内部データバス３２を介して入力された図
外の複数の信号出力回路からのデータを、リードライト
回路３４で適宜選択して内部メモリ３５に記憶すること
ができ、この記憶されたデータと第３の内部データバス
３３を介して入力されたデータとを比較回路３８で比較
することができる。

さらに、ワードデコーダ３６のデコード機能を停止させ
て、内部メモリ３５のワード線を非活性化させることに
より、内部メモリ３５内のビット線を単に伝送路として
機能させることができ、この場合、第１の内部データバ
ス３１若しくは第２の内部データバス３２を介して入力
されたデータと第３の内部データバス３３を介して入力
されたデータとを比較することができる。

〔発明の効果〕

本発明によれば、メモリ領域内のビット線を、単なる信
号伝送路としても使用することができ、メモリを迂回す
る伝送路を不要にして、伝送速度の短縮化および配線面
積の削減を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２．３図は本発明の一実施例を示す図であり、第２図
はその全体の構成図、 第３図はその要部の構成図、 第４図は本発明の他の適用例を示すその構成図である。 ８・・・・・・ゲート回路（ワード線非活性化手段）、
９・・・・・・リードライト回路（第１の接続手段）、
１０・・・−・・リード回路（第２の接続手段）、２０
・・・・・・比較回路（論理回路）、ＢＬ、−Ｂい・・
・・・・ビット線、 ＭＥＭａ・・・・・・メモリ領域。 本発明の簿哩プロ・・７図 第１図 ２　人出力ボート ３　）Ｘ出力ざ一ト δ・ゲート回３ト ９　・　リードライト巨ｎｎト １０　　　リード巨り四重 ２Ｄ：　比ｉｗ＊ ＭＥＭＩＩ　：　　Ｘ（＋／４域 一支先例の全停「構成°口 第２ｔ！！

Claims (1)

1. 【特許請求の範囲】 メモリ領域（ａ）を間にして、 該メモリ領域（ａ）内のビット線の延長方向一方側に所
   定の信号を出力する信号出力回路（ｂ）が配置され、 他方側に少なくとも該信号出力回路（ｂ）からの信号を
   適宜必要とする論理回路（ｃ）が配置された半導体集積
   回路装置であって、 前記メモリ領域（ａ）のワード線を、 必要に応じて非活性化するワード線非活性化手段（ｄ）
   と、 前記信号出力回路（ｂ）を、メモリ領域（ａ）のビット
   線の一端に接続する第１の接続手段（ｅ）と、 前記論理回路（ｃ）を、メモリ領域（ａ）のビット線の
   他端に接続する第２の接続手段（ｆ）と、を備えたこと
   を特徴とする半導体集積回路装置。