JPH025293A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH025293A JPH025293A JP63156507A JP15650788A JPH025293A JP H025293 A JPH025293 A JP H025293A JP 63156507 A JP63156507 A JP 63156507A JP 15650788 A JP15650788 A JP 15650788A JP H025293 A JPH025293 A JP H025293A
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- JP
- Japan
- Prior art keywords
- memory cell
- line
- selection
- signal
- memory
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000015654 memory Effects 0.000 claims abstract description 48
- 230000004044 response Effects 0.000 abstract description 21
- 239000000872 buffer Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ、特にメモリセルの選択時点が入
手できることによりメモリサイクル時間を短縮できる半
導体メモリに関する。
手できることによりメモリサイクル時間を短縮できる半
導体メモリに関する。
一般に、半導体メモリは、アドレス信号線、データ信゛
号線、チップ選択信号線およびリード／ライト信号線（
以下Ｒ／Ｗ信号線という）により中央処理装置に接続さ
れ、中央処理装置から出力されるアドレス信号とチップ
選択信号の組合わせによってメモリセルアレイを選択し
、データの入力よた舛出力を行なっている。ところで半
導体メモリはアドレス信号とチップ選択信号とが与えら
れて、該当するメモリセルが選ばれるまでに遅延時間が
存在し、その時間は半導体メモリの使用者に現実値でな
く規格上の最大値として与えられる。
号線、チップ選択信号線およびリード／ライト信号線（
以下Ｒ／Ｗ信号線という）により中央処理装置に接続さ
れ、中央処理装置から出力されるアドレス信号とチップ
選択信号の組合わせによってメモリセルアレイを選択し
、データの入力よた舛出力を行なっている。ところで半
導体メモリはアドレス信号とチップ選択信号とが与えら
れて、該当するメモリセルが選ばれるまでに遅延時間が
存在し、その時間は半導体メモリの使用者に現実値でな
く規格上の最大値として与えられる。
そのため、従来は半導体メモリの外部に最大規格値以上
の十分な遅延時間を持つ調整回路を設けている。
の十分な遅延時間を持つ調整回路を設けている。
第２図は従来の半導体メモリの代表例のブロック図で、
図において、アドレス信号線１０１゜１０２とチップ選
択信号線１０３とに信号を入力すると、メモリセルアレ
イ１０６の内の１つのメモリセルが選ばれ、Ｒ／Ｗ線１
０５の信号によって選ばれるデータバッファ１０９まな
は１１０から、データ信号線１０４を通じてデータがメ
モリセルから読出し、またはメモリセルに書込まれる。
図において、アドレス信号線１０１゜１０２とチップ選
択信号線１０３とに信号を入力すると、メモリセルアレ
イ１０６の内の１つのメモリセルが選ばれ、Ｒ／Ｗ線１
０５の信号によって選ばれるデータバッファ１０９まな
は１１０から、データ信号線１０４を通じてデータがメ
モリセルから読出し、またはメモリセルに書込まれる。
ここでアドレス信号、チップ選択信号が入力されてメモ
リセルアレイ１０６の内の１つのメモリセルが選ばれる
までには、半導体メモリに固有の遅延時間が必要で、こ
の時間は半導体メモリの外部から知ることはできない。
リセルアレイ１０６の内の１つのメモリセルが選ばれる
までには、半導体メモリに固有の遅延時間が必要で、こ
の時間は半導体メモリの外部から知ることはできない。
上述した従来の半導体メモリにおいては、内部のメモリ
セルが選択されるまでの遅延時間に対処するため、半導
体メモリとは別に遅延時間の調整用の回路が必要になり
、！１整する時間を遅延時間の現実値でなく規格上の最
大値に合わせるため、メモリセルの選択のたびに余分な
時間を費やす欠点がある。
セルが選択されるまでの遅延時間に対処するため、半導
体メモリとは別に遅延時間の調整用の回路が必要になり
、！１整する時間を遅延時間の現実値でなく規格上の最
大値に合わせるため、メモリセルの選択のたびに余分な
時間を費やす欠点がある。
本発明の目的は以上の欠点を解決し、遅延時間の調整用
の回路を必要とせず、またメモリセルの選択のたびに余
分な時間を必要とすることのない半導体メモリを提供す
ることにある。
の回路を必要とせず、またメモリセルの選択のたびに余
分な時間を必要とすることのない半導体メモリを提供す
ることにある。
〔問題点を解決するための手段〕
本発明の半導体メモリは、アドレス信号線とチップ選択
信号線とによりメモリセルアレイを選択する半導体メモ
リにおいて、前記アドレス信号線をデコードして得られ
るメモリセル選択線の延長上に設けられた前記メモリセ
ルとは別のメモリセルと、この別のメモリセルからのデ
ータ線の出力を前記チップ選択信号線の選択信号によっ
て制御して半導体メモリの外部に出力するゲートとを有
することにより構成される。
信号線とによりメモリセルアレイを選択する半導体メモ
リにおいて、前記アドレス信号線をデコードして得られ
るメモリセル選択線の延長上に設けられた前記メモリセ
ルとは別のメモリセルと、この別のメモリセルからのデ
ータ線の出力を前記チップ選択信号線の選択信号によっ
て制御して半導体メモリの外部に出力するゲートとを有
することにより構成される。
以下本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、第２図にお
ける符号と同じ符号のものは同じものを示している。
ける符号と同じ符号のものは同じものを示している。
従って第１図において、アドレス信号線１０１．１０２
と、チップ選択信号線１０３とに信号を印加すると、ア
ドレスデコードバッファ１０７゜１０８を介してメモリ
セルアレイ１０６の内の１つのメモリセルが選ばれる。
と、チップ選択信号線１０３とに信号を印加すると、ア
ドレスデコードバッファ１０７゜１０８を介してメモリ
セルアレイ１０６の内の１つのメモリセルが選ばれる。
このときＲ／Ｗ線１０５に加わる信号により、データ信
号線１０４、データバッファ１０９．１１０およびセン
スアンプ１１１を介して選ばれたメモリセルとデータの
読み書きを行なう動作は第２図の場合と同じである。
号線１０４、データバッファ１０９．１１０およびセン
スアンプ１１１を介して選ばれたメモリセルとデータの
読み書きを行なう動作は第２図の場合と同じである。
ところで第１図ではアドレスデコードバッファ１０７か
らのメモリ選択線には、メモリセルアレイ１０６とは別
にメモリセルアレイ１０６の延長上にメモリセルと同種
の選択応答用セル１１２が接続され、選択応答用セル１
１２のデータ線が応答信号ゲート１１３に接続されて、
応答信号ゲート１１３には制御線としてチップ選択信号
線１０３が入力されている。
らのメモリ選択線には、メモリセルアレイ１０６とは別
にメモリセルアレイ１０６の延長上にメモリセルと同種
の選択応答用セル１１２が接続され、選択応答用セル１
１２のデータ線が応答信号ゲート１１３に接続されて、
応答信号ゲート１１３には制御線としてチップ選択信号
線１０３が入力されている。
以上の構成で、メモリセルアレイ１０６が選ばれると同
じ時点で選択応答用セル１１２内の１つのメモリセルが
選ばれ、選択応答用セル１１２からのデータはチップ選
択信号が入力された時点でメモリセルの選択応答信号と
して、応答信号出力線１１４に出力される。
じ時点で選択応答用セル１１２内の１つのメモリセルが
選ばれ、選択応答用セル１１２からのデータはチップ選
択信号が入力された時点でメモリセルの選択応答信号と
して、応答信号出力線１１４に出力される。
以上の動作により、メモリセルを選択するときと同じ遅
延時間で応答信号出力線１１４からの選択応答信号が出
力されるので、この選択応答信号をそのまま中央処理装
置へ返すことで、調整回路を使用することなく、最適な
遅延時間を与えることになる。
延時間で応答信号出力線１１４からの選択応答信号が出
力されるので、この選択応答信号をそのまま中央処理装
置へ返すことで、調整回路を使用することなく、最適な
遅延時間を与えることになる。
なお以上の説明においては、応答信号ゲート１１３へ出
力される信号として、メモリセルアレイ１０６と同種の
選択応答用セルを使用するものとしたが、これに限られ
ることなく、メモリセルと同じ遅延時間を持つ遅延素子
を使用しても同様の効果が得られ、本発明の目的を達成
することが可能であることは明らかである。
力される信号として、メモリセルアレイ１０６と同種の
選択応答用セルを使用するものとしたが、これに限られ
ることなく、メモリセルと同じ遅延時間を持つ遅延素子
を使用しても同様の効果が得られ、本発明の目的を達成
することが可能であることは明らかである。
以上説明したように本発明の半導体メモリによれば、調
整用の回路が不要になるだけでなく、半導体メモリの遅
延時間の現実値に合った動作が可能になるという効果が
ある。
整用の回路が不要になるだけでなく、半導体メモリの遅
延時間の現実値に合った動作が可能になるという効果が
ある。
第１図は本発明の一実施例のブロック図、第２図は従来
の半導体メモリの代表的なブロック図である。 １０１．１０２・・・アドレス信号線、１０３・・・チ
ップ選択信号線、１０４・・・データ信号線、１０５・
・・リード／ライト信号線（Ｒ／Ｗ信号線）、１０６・
・・メモリセルアレイ、１０７，１０８・・・アドレス
デコードバッファ、１０９，１１０・・・データバッフ
ァ、１１１・・・センスアンプ、１１２・・・選択応答
用セル、１１３・・・応答信号ゲート、１１４・・・応
答信号出力線。
の半導体メモリの代表的なブロック図である。 １０１．１０２・・・アドレス信号線、１０３・・・チ
ップ選択信号線、１０４・・・データ信号線、１０５・
・・リード／ライト信号線（Ｒ／Ｗ信号線）、１０６・
・・メモリセルアレイ、１０７，１０８・・・アドレス
デコードバッファ、１０９，１１０・・・データバッフ
ァ、１１１・・・センスアンプ、１１２・・・選択応答
用セル、１１３・・・応答信号ゲート、１１４・・・応
答信号出力線。
Claims (1)
- アドレス信号線とチップ選択信号線とによりメモリセル
アレイを選択する半導体メモリにおいて前記アドレス信
号線をデコードして得られるメモリセル選択線の延長上
に設けられた前記メモリセルとは別のメモリセルと、こ
の別のメモリセルからのデータ線の出力を前記チップ選
択信号線の選択信号によって制御して半導体メモリの外
部に出力するゲートとを有することを特徴とする半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156507A JPH025293A (ja) | 1988-06-23 | 1988-06-23 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156507A JPH025293A (ja) | 1988-06-23 | 1988-06-23 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025293A true JPH025293A (ja) | 1990-01-10 |
Family
ID=15629276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156507A Pending JPH025293A (ja) | 1988-06-23 | 1988-06-23 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025293A (ja) |
-
1988
- 1988-06-23 JP JP63156507A patent/JPH025293A/ja active Pending
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