JPH0253142A - ベクトルレジスタ診断方式 - Google Patents
ベクトルレジスタ診断方式Info
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- JPH0253142A JPH0253142A JP63203271A JP20327188A JPH0253142A JP H0253142 A JPH0253142 A JP H0253142A JP 63203271 A JP63203271 A JP 63203271A JP 20327188 A JP20327188 A JP 20327188A JP H0253142 A JPH0253142 A JP H0253142A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ベクトルレジスタ（以下、ＶＲという）の診
断方式に係り、特に、ＶＲのライトアドレスとリードア
ドレスをシステムクロックを用いて更新することにより
、高速にＶＲの書き込み、読み出しを行って診断を行う
ことができるようにしたＶＲの診断方式に関する。
断方式に係り、特に、ＶＲのライトアドレスとリードア
ドレスをシステムクロックを用いて更新することにより
、高速にＶＲの書き込み、読み出しを行って診断を行う
ことができるようにしたＶＲの診断方式に関する。
［従来の技術］
データ処理装置に対する有効な保守診断方法として、従
来から広く採用されている技術に、スキャンイン／スキ
ャンアウト制御方式がある。そして、ＶＲのようにレジ
スタにＲＡＭを使用するレジスタ類に対する診断を行う
ための従来技術として、例えば、特開昭５９−１２４０
７５号公報等に記載された技術が知られている。
来から広く採用されている技術に、スキャンイン／スキ
ャンアウト制御方式がある。そして、ＶＲのようにレジ
スタにＲＡＭを使用するレジスタ類に対する診断を行う
ための従来技術として、例えば、特開昭５９−１２４０
７５号公報等に記載された技術が知られている。
以下、この種従来技術による診断方式を図面により説明
する。
する。
第４図はスキャンイン／スキャンアウトによりＲＡＭの
診断を行う従来技術の一例の構成を示すブロック図であ
る。第４図において、１はＲＡＭ、２はアドレスラッチ
、３はデータインラッチ、４はライトラッチ、５はデー
タアウトラッチ、６はクロックアンプ、８はスキャン制
御回路である。
診断を行う従来技術の一例の構成を示すブロック図であ
る。第４図において、１はＲＡＭ、２はアドレスラッチ
、３はデータインラッチ、４はライトラッチ、５はデー
タアウトラッチ、６はクロックアンプ、８はスキャン制
御回路である。
第４図に示す従来技術において、ラッチ２〜４は、通常
動作時あるいはスキャン動作時、ＲＡＭ１に対するデー
タの書き込み、読み出しを制御し、ラッチ５は、ＲＡＭ
Ｉからの読み出しデータを一時的にラッチする機能を有
し、これらのラッチ２〜５は、それぞれ、スキャン制御
回路８からスキャンイン／スキャンアウト可能である。
動作時あるいはスキャン動作時、ＲＡＭ１に対するデー
タの書き込み、読み出しを制御し、ラッチ５は、ＲＡＭ
Ｉからの読み出しデータを一時的にラッチする機能を有
し、これらのラッチ２〜５は、それぞれ、スキャン制御
回路８からスキャンイン／スキャンアウト可能である。
通常の動作状態において、アドレス信号（Ａｄｄｒｅｓ
ｓ）、データイン信号（ＤＡＴＡｉＮ） 、ライト信号
（Ｗ ｒ ｉ ｔ ｅ ）は、それぞれ対応するラッチ
２〜４のデータ人力りに入力され、システムクロック（
ＣＬＯＣＫ）が、クロックアンプ６を介してそれぞれの
ラッチ２〜４のクロック入力ＣＫに印加される。これに
より、ＲＡＭ１には、システムクロックに同期して、目
的のデータが書き込まれる。また、ＲＡＭＩは、アドレ
スラッチ２に入力されたアドレス信号により、前記シス
テムクロックに同期して読み出しを行うことが可能であ
り、ＲＡＭＩよりの読み出しデータは、データアウトラ
ッチ５を介して、システムクロックのタイミングに同期
して読み出される。
ｓ）、データイン信号（ＤＡＴＡｉＮ） 、ライト信号
（Ｗ ｒ ｉ ｔ ｅ ）は、それぞれ対応するラッチ
２〜４のデータ人力りに入力され、システムクロック（
ＣＬＯＣＫ）が、クロックアンプ６を介してそれぞれの
ラッチ２〜４のクロック入力ＣＫに印加される。これに
より、ＲＡＭ１には、システムクロックに同期して、目
的のデータが書き込まれる。また、ＲＡＭＩは、アドレ
スラッチ２に入力されたアドレス信号により、前記シス
テムクロックに同期して読み出しを行うことが可能であ
り、ＲＡＭＩよりの読み出しデータは、データアウトラ
ッチ５を介して、システムクロックのタイミングに同期
して読み出される。
一方、ＲＡＭ１に対する診断状態においては。
システムクロックは停止され、代って、スキャン制御回
路８からのスキャン用クロック９−１〜９−４が有効と
なる。これらのスキャン用クロック９−１〜９−４は、
スキャン制御回路８が、スキャンアドレス信号（Ｓ Ｃ
Ａ Ｎ Ａｄｄｒｅｓｓ）、スキャンタイミング信号（
ＳＣＡ付Ｔ ｉｍｉｎｇ）、スキャンアウトモード信号
（ＳＣＡＮ ＯＵＴ ＭＯＤＥ）、スキャンインモード
信号（ＳＣＡＮ ｉＮ ＭＯＤＥ）に基づいて生成す
るクロックであり、スキャン制御回路８は、スキャンア
ドレス信号により。
路８からのスキャン用クロック９−１〜９−４が有効と
なる。これらのスキャン用クロック９−１〜９−４は、
スキャン制御回路８が、スキャンアドレス信号（Ｓ Ｃ
Ａ Ｎ Ａｄｄｒｅｓｓ）、スキャンタイミング信号（
ＳＣＡ付Ｔ ｉｍｉｎｇ）、スキャンアウトモード信号
（ＳＣＡＮ ＯＵＴ ＭＯＤＥ）、スキャンインモード
信号（ＳＣＡＮ ｉＮ ＭＯＤＥ）に基づいて生成す
るクロックであり、スキャン制御回路８は、スキャンア
ドレス信号により。
前述のラッチ２〜５のそれぞれに対してスキャンクロッ
ク９−１〜９−４を発生可能である。また、診断状態に
おいては、ラッチ２〜４のそれぞれのデータ入力には、
診断アドレス、診断データ、書き込み制御信号が与えら
れている。
ク９−１〜９−４を発生可能である。また、診断状態に
おいては、ラッチ２〜４のそれぞれのデータ入力には、
診断アドレス、診断データ、書き込み制御信号が与えら
れている。
診断状態におけるＲＡＭＩへのデータの書き込み時、ス
キャン制御回路８は、まず、スキャングロック９−１を
発生し、このクロック９−１とスキャンインデータ入力
とにより、アドレスラッチ２に診断アドレスをセットす
る。同様に、スキャン制御回路８は、スキャンクロック
９−２によりデータラッチ３に書き込み診断データをセ
ットする０次に、スキャン制御回路８は、スキャンクロ
ック９−３を発生し、最初のスキャンクロックタイミン
グで、ライトラッチ４を“Ｈ”状態にセットし、次のス
キャンクロックタイミングで、ライトラッチ４をｕ Ｌ
”状態とする。スキャン制御回路８は、前述のようなラ
ッチ２〜４の制御により、アドレスラッチ２にセットさ
れた診断アドレスに従って、データラッチ３にセットさ
れた診断データを、ＲＡＭ１内に書き込むことができる
。
キャン制御回路８は、まず、スキャングロック９−１を
発生し、このクロック９−１とスキャンインデータ入力
とにより、アドレスラッチ２に診断アドレスをセットす
る。同様に、スキャン制御回路８は、スキャンクロック
９−２によりデータラッチ３に書き込み診断データをセ
ットする０次に、スキャン制御回路８は、スキャンクロ
ック９−３を発生し、最初のスキャンクロックタイミン
グで、ライトラッチ４を“Ｈ”状態にセットし、次のス
キャンクロックタイミングで、ライトラッチ４をｕ Ｌ
”状態とする。スキャン制御回路８は、前述のようなラ
ッチ２〜４の制御により、アドレスラッチ２にセットさ
れた診断アドレスに従って、データラッチ３にセットさ
れた診断データを、ＲＡＭ１内に書き込むことができる
。
また、診断状態におけるＲＡＭ１のデータ読み出し時、
スキャン制御回路８は、スキャンインデータ入力とスキ
ャンクロック９−１とにより、アドレスラッチ２に診断
読み出しアドレスをセットする。アドレスラッチ２に診
断読み出しアドレスがセットされた状態では、ＲＡＭ１
の出力（Ｄ。
スキャン制御回路８は、スキャンインデータ入力とスキ
ャンクロック９−１とにより、アドレスラッチ２に診断
読み出しアドレスをセットする。アドレスラッチ２に診
断読み出しアドレスがセットされた状態では、ＲＡＭ１
の出力（Ｄ。
ＵＴ）には、前述の診断読み出しアドレスに対応したデ
ータが出力されているので、スキャン制御回路８は、デ
ータアウトラッチ５に対して、スキャンクロック９−４
を発生することにより、読み出しデータをラッチ５にセ
ットすることができ、データをＲＡＭ１から読み出すこ
とができる。
ータが出力されているので、スキャン制御回路８は、デ
ータアウトラッチ５に対して、スキャンクロック９−４
を発生することにより、読み出しデータをラッチ５にセ
ットすることができ、データをＲＡＭ１から読み出すこ
とができる。
［発明が解決しようとする課題］
前記従来技術は、スキャンイン／スキャンアウト動作に
より、ＲＡＭのアドレスを１３ずつ指定して、ＲＡＭに
対するデータの書き込み、読み出しを行うことによりＲ
ＡＭの診断を行っているので、ＲＡＭがＶＲのような大
容量のものである場合には、その診断に多くの時間を必
要とし、ベクトル処理装置全体のＶＲの診断に、場合に
よっては数分を要するという問題点があった。
より、ＲＡＭのアドレスを１３ずつ指定して、ＲＡＭに
対するデータの書き込み、読み出しを行うことによりＲ
ＡＭの診断を行っているので、ＲＡＭがＶＲのような大
容量のものである場合には、その診断に多くの時間を必
要とし、ベクトル処理装置全体のＶＲの診断に、場合に
よっては数分を要するという問題点があった。
本発明の目的は、前述した従来技術の問題点を解決し、
ＶＲの診断を、スキャンイン／スキャンアウト方式によ
らず、通常論理を流用することにより、システムクロッ
クを止めることなく、高速に実行することを可能とした
ＶＲの診断方式を提供することにある。
ＶＲの診断を、スキャンイン／スキャンアウト方式によ
らず、通常論理を流用することにより、システムクロッ
クを止めることなく、高速に実行することを可能とした
ＶＲの診断方式を提供することにある。
［課題を解決するための手段］
本発明によれば、前記目的は、ＶＲクリア信号。
ＶＲリード信号、ＶＲリードインク信号を設けるととも
に、ＶＲ書き込みデータの０”または１１１７１保証機
能及びＶＲライトアドレスの最大要素番号デコード機能
を設け、システムクロックを用いて、ＶＲに対して所定
のデータの書き込み及び読み出しを行うようにすること
により達成される。
に、ＶＲ書き込みデータの０”または１１１７１保証機
能及びＶＲライトアドレスの最大要素番号デコード機能
を設け、システムクロックを用いて、ＶＲに対して所定
のデータの書き込み及び読み出しを行うようにすること
により達成される。
［作用］
ＶＲクリア信号を“１”とすると、ＶＲ書き込みデータ
の“０″または“１”保証機能は、ＶＲに対する書き込
みデータを例えばｉｔ Ｏｐｐに保証し、ＶＲライトア
ドレスが′″０”にクリアされる。以後、システムクロ
ックにより、ＶＲライトアドレスは、＋１されなからＶ
Ｒライトパルスを発生し、ＶＲに“０”を書き込む、こ
の動作は、ＶＲライトカウンタの最大要素番号デコード
機能により。
の“０″または“１”保証機能は、ＶＲに対する書き込
みデータを例えばｉｔ Ｏｐｐに保証し、ＶＲライトア
ドレスが′″０”にクリアされる。以後、システムクロ
ックにより、ＶＲライトアドレスは、＋１されなからＶ
Ｒライトパルスを発生し、ＶＲに“０”を書き込む、こ
の動作は、ＶＲライトカウンタの最大要素番号デコード
機能により。
ＶＲの全要素に対する書き込みが終了するまで続けられ
る。
る。
次に、ＶＲリード信号を１とすると、ＶＲり一ドアドレ
スが″′Ｏ″クリアされ、以後、ＶＲリードインク信号
を“１”とすることにより、ＶＲリードアドレスがシス
テムクロックに従って＋１され、ＶＲの任意の要素の読
み出しを行うことができる。
スが″′Ｏ″クリアされ、以後、ＶＲリードインク信号
を“１”とすることにより、ＶＲリードアドレスがシス
テムクロックに従って＋１され、ＶＲの任意の要素の読
み出しを行うことができる。
本発明は、前述のようにＶＲに対する書き込み。
読み出しを、システムクロックを用いて高速に行うこと
ができるので、高速にＶＲの診断を行うことができる。
ができるので、高速にＶＲの診断を行うことができる。
また、本発明は、前述の書き込み動作のみを利用するこ
とにより、高速なＶＲのクリアに用いることも可能であ
る。
とにより、高速なＶＲのクリアに用いることも可能であ
る。
［実施ｇ％］
以下、本発明によるＶＲの診断方式の一実施例を図面に
より詳細に説明する。
より詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はＶＲ書き込み制御回路の詳細を示すブロック図、
第３図はＶＲ読み出し制御回路の詳細を示すブロック図
である６第１図〜第３図において、１０はＶＲ１２０は
ＶＲ書き込み制御回路、２１はパイプセレクト制御回路
、２２．３１は“０″クリア制御路、２３はライトパル
ス制御回路、２４．３２は＋１制御回路、３０はＶＲ読
み出し制御回路、４０は書き込みアドレス生成回路、４
１は読み出しアドレス生成回路である。
２図はＶＲ書き込み制御回路の詳細を示すブロック図、
第３図はＶＲ読み出し制御回路の詳細を示すブロック図
である６第１図〜第３図において、１０はＶＲ１２０は
ＶＲ書き込み制御回路、２１はパイプセレクト制御回路
、２２．３１は“０″クリア制御路、２３はライトパル
ス制御回路、２４．３２は＋１制御回路、３０はＶＲ読
み出し制御回路、４０は書き込みアドレス生成回路、４
１は読み出しアドレス生成回路である。
第１図はＶＲの制御系を含めた全体の構成を示す本発明
の実施例であり、この実施例は、ＶＲＩＯと、ＶＲ書き
込み制御回路２０．ＶＲ読み出し制御回路３０、書き込
みアドレス生成回路４０．読み出しアドレス生成回路４
１及び複数のラッチ５０〜５４により構成されている。
の実施例であり、この実施例は、ＶＲＩＯと、ＶＲ書き
込み制御回路２０．ＶＲ読み出し制御回路３０、書き込
みアドレス生成回路４０．読み出しアドレス生成回路４
１及び複数のラッチ５０〜５４により構成されている。
ラッチ５０〜５４は、それぞれ、ライトランチ５０、ラ
イトアドレスラッチ５１、リードアドレスラッチ５２、
データインラッチ５３及びデータアウトラッチ５４であ
る。このような構成の実施例において、ＶＲＩＯは、ｎ
個の要素を有して構成され、書き込みアドレス生成回路
４０は、書き込みアドレスの“０”クリア、＋１．最大
値検出機能を有し、読み出しアドレス生成回路４１は、
読み出しアドレスの１１０７１クリア、＋１機能を有し
ている。また、パイプＡ、パイプＢは、それぞれ、主記
憶部、演算器からＶ Ｒ１０への書き込みデータが送ら
れてくるパイプである。
イトアドレスラッチ５１、リードアドレスラッチ５２、
データインラッチ５３及びデータアウトラッチ５４であ
る。このような構成の実施例において、ＶＲＩＯは、ｎ
個の要素を有して構成され、書き込みアドレス生成回路
４０は、書き込みアドレスの“０”クリア、＋１．最大
値検出機能を有し、読み出しアドレス生成回路４１は、
読み出しアドレスの１１０７１クリア、＋１機能を有し
ている。また、パイプＡ、パイプＢは、それぞれ、主記
憶部、演算器からＶ Ｒ１０への書き込みデータが送ら
れてくるパイプである。
前述のように構成された本発明の実施例の通常状態での
、ＶＲＩＯに対するデータの書き込みを説明する。
、ＶＲＩＯに対するデータの書き込みを説明する。
通常状態でのＶＲＩＯへの書き込みは、パイプＡまたは
パイプＢを介して送られてくる主記憶部または演算器か
らのデータの書き込みである。この場合、ＶＲ書き込み
制御回路２０は、まず、パイプセレクト信号２０−１を
セレクタ６１に与え。
パイプＢを介して送られてくる主記憶部または演算器か
らのデータの書き込みである。この場合、ＶＲ書き込み
制御回路２０は、まず、パイプセレクト信号２０−１を
セレクタ６１に与え。
パイプＡまたはパイプＢを選択し、同時に、ライトアド
レスＩＩ Ｏ１９クリア信号２０−３を発生し。
レスＩＩ Ｏ１９クリア信号２０−３を発生し。
書き込みアドレス生成回路４０に、ライトアドレスラッ
チ５１を″′０″クリアさせる９次に、ＶＲ書き込み制
御回路２０は、パイプＡまたはパイプＢからのデータに
同期して、ライトパルス信号２〇−２、ライトアドレス
＋１信号２０−４を発生する。これにより、ライトラッ
チ５０がセットされ、書き込みアドレス生成回路４０に
より、ライトアドレスラッチ５１が順次＋１されて、セ
レクタ６０を介してＶＲＩＯに、このライトアドレスが
与えられるので、セレクタ６１を介して、データインラ
ッチ５３にセットされた、パイプＡまたはパイプＢから
のデータは、順次、ＶＲＩＯの各要素に書き込まれる。
チ５１を″′０″クリアさせる９次に、ＶＲ書き込み制
御回路２０は、パイプＡまたはパイプＢからのデータに
同期して、ライトパルス信号２〇−２、ライトアドレス
＋１信号２０−４を発生する。これにより、ライトラッ
チ５０がセットされ、書き込みアドレス生成回路４０に
より、ライトアドレスラッチ５１が順次＋１されて、セ
レクタ６０を介してＶＲＩＯに、このライトアドレスが
与えられるので、セレクタ６１を介して、データインラ
ッチ５３にセットされた、パイプＡまたはパイプＢから
のデータは、順次、ＶＲＩＯの各要素に書き込まれる。
ＶＲＩＯを読み出す場合、ＶＲ読み出し制御回路３０は
、まず、リードアドレス″０”クリア信号３０−１を発
生し、読み出しアドレス生成回路４１を介してリードア
ドレスラッチ５２を“０”にセットする０次いで、ＶＲ
読み出し制御回路３０は、リードアドレス＋１信号３０
−２を発生する。
、まず、リードアドレス″０”クリア信号３０−１を発
生し、読み出しアドレス生成回路４１を介してリードア
ドレスラッチ５２を“０”にセットする０次いで、ＶＲ
読み出し制御回路３０は、リードアドレス＋１信号３０
−２を発生する。
読み出しアドレス生成回路４１は、これにより。
リードアドレスラッチ５２の値を順次＋１し、セレクタ
６０を介して、ＶＲＩＯにこの読み出しアドレスを与え
、目的とするデータをＶＲＩＯからデータアウトラッチ
５４に読み出すことができる。
６０を介して、ＶＲＩＯにこの読み出しアドレスを与え
、目的とするデータをＶＲＩＯからデータアウトラッチ
５４に読み出すことができる。
次に、診断状態でのＶＲＩＯに対する書き込み及び読み
出しの動作を説明する。
出しの動作を説明する。
書き込み動作時、まず、ＶＲ書き込み制御回路２０は、
ＶＲクリア信号１００を受けて、パイプセレクト信号２
０−１を発し、これにより、セレクタ６１に゛′０′″
入力信号を選択させて、書き込みデータをパ０”に保証
し、同時に、ライト７ドレス１１０ ｎクリア信号２０
−３を発して、書き込みアドレス生成回路４０に、ライ
トアドレスラッチ５１を０”クリアさせる。次に、ＶＲ
書き込み制御回路２０は、ライトパルス信号２０−２゜
ライドアドレス＋１信号２０４を発生する。これにより
、ライトラッチ５ｏがセットされ、書き込みアドレス生
成回路４０により、ライトアドレスラッチ５１が順次＋
１されて、セレクタ６ｏを介してＶＲＩＯにこのライト
アドレスが与えられるので、セレクタ６１を介して、デ
ータインラッチ５３にセットされた書き込みデータ“０
７１は、順次、ＶＲＩＯの各要素に書き込まれる。ＶＲ
ｌｏの全要素へのデータ゛′０″の書き込みが終了する
と、書き込みアドレス生成回路４ｏは、ＶＲＩＯに対す
る書き込みアドレスがＶＲＩＯの最大要素アドレスとな
ったことを検出して、最大値信号２０−５を発生する。
ＶＲクリア信号１００を受けて、パイプセレクト信号２
０−１を発し、これにより、セレクタ６１に゛′０′″
入力信号を選択させて、書き込みデータをパ０”に保証
し、同時に、ライト７ドレス１１０ ｎクリア信号２０
−３を発して、書き込みアドレス生成回路４０に、ライ
トアドレスラッチ５１を０”クリアさせる。次に、ＶＲ
書き込み制御回路２０は、ライトパルス信号２０−２゜
ライドアドレス＋１信号２０４を発生する。これにより
、ライトラッチ５ｏがセットされ、書き込みアドレス生
成回路４０により、ライトアドレスラッチ５１が順次＋
１されて、セレクタ６ｏを介してＶＲＩＯにこのライト
アドレスが与えられるので、セレクタ６１を介して、デ
ータインラッチ５３にセットされた書き込みデータ“０
７１は、順次、ＶＲＩＯの各要素に書き込まれる。ＶＲ
ｌｏの全要素へのデータ゛′０″の書き込みが終了する
と、書き込みアドレス生成回路４ｏは、ＶＲＩＯに対す
る書き込みアドレスがＶＲＩＯの最大要素アドレスとな
ったことを検出して、最大値信号２０−５を発生する。
ＶＲ書き込み制御回路２ｏは、この最大値信号２０−５
を受けて、ＶＲＩＯに対する書き込み動作を停止する。
を受けて、ＶＲＩＯに対する書き込み動作を停止する。
前述で書き込まれた“０″データを読み出す場合、ＶＲ
読み出し制御回路３０は、ＶＲリード信号２００を受け
て、リードアドレス“０”クリア信号３０−１を発生し
、読み出しアドレス生成回路４１を介してリードアドレ
スラッチ５２を“ＯＩＩにセットする９次に、ＶＲ読み
出し制御回路３０は、ＶＲリードインク信号２０１を受
けて、リードアドレス＋１信号３０−２を発生する。こ
れにより、読み出しアドレス生成回路４１は、リードア
ドレスラッチ５２を順次＋１し、このアドレスをセレク
タ６０を介してＶＲＩＯに与えるので、ＶＲｌｏ内のデ
ータは、データアウトラッチ５４を介して順次読み出さ
れる。
読み出し制御回路３０は、ＶＲリード信号２００を受け
て、リードアドレス“０”クリア信号３０−１を発生し
、読み出しアドレス生成回路４１を介してリードアドレ
スラッチ５２を“ＯＩＩにセットする９次に、ＶＲ読み
出し制御回路３０は、ＶＲリードインク信号２０１を受
けて、リードアドレス＋１信号３０−２を発生する。こ
れにより、読み出しアドレス生成回路４１は、リードア
ドレスラッチ５２を順次＋１し、このアドレスをセレク
タ６０を介してＶＲＩＯに与えるので、ＶＲｌｏ内のデ
ータは、データアウトラッチ５４を介して順次読み出さ
れる。
前述した診断状態でのＶＲｌｏに対する書き込み及び読
み出しは、通常動作の場合と同様にシステムクロックを
用いて行われるので、極めて高速に診断を行うことがで
きる。また、書き込みデータとして、データ″０”が利
用されるので、書き込み動作のみにより、ＶＲＩＯのク
リアを高速に行うことが可能となる。
み出しは、通常動作の場合と同様にシステムクロックを
用いて行われるので、極めて高速に診断を行うことがで
きる。また、書き込みデータとして、データ″０”が利
用されるので、書き込み動作のみにより、ＶＲＩＯのク
リアを高速に行うことが可能となる。
次に、前述のような動作を行う本発明の実施例における
ｖ８書き込み制御回路２０とＶＲ読み出し制御回路の詳
細を説明する。
ｖ８書き込み制御回路２０とＶＲ読み出し制御回路の詳
細を説明する。
ＶＲ書き込み制御回路２０は、第２図に示すように、パ
イプセレクト制御回路２１、ｔｔ Ｏｕクリア制御回路
２．２、ライトパルス制御回路２３、＋１制御回路２４
．ラッチ７０，７１、ＯＲゲート８０〜８３及びＡＮＤ
ゲート８４により構成される。
イプセレクト制御回路２１、ｔｔ Ｏｕクリア制御回路
２．２、ライトパルス制御回路２３、＋１制御回路２４
．ラッチ７０，７１、ＯＲゲート８０〜８３及びＡＮＤ
ゲート８４により構成される。
前記の各種制御回路２１〜２４は、通常動作のためにも
必要な制御論理であり、ラッチ７０．７１及びゲート８
０〜８４は、診断用としての論理である。
必要な制御論理であり、ラッチ７０．７１及びゲート８
０〜８４は、診断用としての論理である。
診断状態の書き込み動作時には、第１図により述べたよ
うにＶＲ書き込み制御回路２０にＶＲクリア信号１００
が与えられる。このクリア信号は、−旦ラツチ７ｏにセ
ットされた後、パイプセレクト制御回路２１に作用して
、第１図のセレクタ６１にデータ″０′″を選択させる
パイプセレクト信号２０−１を発生させるとともに、Ｏ
Ｒゲート８０を介して、ライトアドレス“０”クリア信
号２０−３として出力される。次に、ラッチ７０に保持
されたＶＲクリア信号は、システムクロックに同期して
、ＯＲゲート８３を介してラッチ７１にセットされ、さ
らに、ＡＮＤゲート８４を介してＯＲゲート８１．８２
に与えられ、これらのゲート８１．８２より、ライトパ
ルス信号２０−２、ライトアドレス＋１信号２０−４と
して出力される。
うにＶＲ書き込み制御回路２０にＶＲクリア信号１００
が与えられる。このクリア信号は、−旦ラツチ７ｏにセ
ットされた後、パイプセレクト制御回路２１に作用して
、第１図のセレクタ６１にデータ″０′″を選択させる
パイプセレクト信号２０−１を発生させるとともに、Ｏ
Ｒゲート８０を介して、ライトアドレス“０”クリア信
号２０−３として出力される。次に、ラッチ７０に保持
されたＶＲクリア信号は、システムクロックに同期して
、ＯＲゲート８３を介してラッチ７１にセットされ、さ
らに、ＡＮＤゲート８４を介してＯＲゲート８１．８２
に与えられ、これらのゲート８１．８２より、ライトパ
ルス信号２０−２、ライトアドレス＋１信号２０−４と
して出力される。
これにより、第１図に示すＶＲＩＯの“０″番要素に“
Ｏ”が書き込まれる。続いて、システムクロックに同期
して、ラッチ７１内のデータが、ＡＮＤゲート８４、Ｏ
Ｒゲート８３を介して再びラッチ７１にセットされて、
ライトパルス信号２０−２．ライトアドレス＋１信号２
ｏ−４が再び発生される。これにより、ＶＲＩＯの“１
″番要素にＩｔ ＯＩＴが書き込まれる。以後、同様な
動作が繰返され、ＶＲＩＯの最大要素、この例では（ｎ
−１）ロックに同期して、書き込みアドレス生成回路４
０からライトアドレス最大値信号２０−５が送られてく
る。このライトアドレス最大値信号２ｏ−５は、ＡＮＤ
ゲート８４に作用し、ラッチ７１の出力データを抑止す
るので、ＶＲ書き込み制御回路２０は、ＶＲＩＯに対す
る“０”書き込み処理を終了する。
Ｏ”が書き込まれる。続いて、システムクロックに同期
して、ラッチ７１内のデータが、ＡＮＤゲート８４、Ｏ
Ｒゲート８３を介して再びラッチ７１にセットされて、
ライトパルス信号２０−２．ライトアドレス＋１信号２
ｏ−４が再び発生される。これにより、ＶＲＩＯの“１
″番要素にＩｔ ＯＩＴが書き込まれる。以後、同様な
動作が繰返され、ＶＲＩＯの最大要素、この例では（ｎ
−１）ロックに同期して、書き込みアドレス生成回路４
０からライトアドレス最大値信号２０−５が送られてく
る。このライトアドレス最大値信号２ｏ−５は、ＡＮＤ
ゲート８４に作用し、ラッチ７１の出力データを抑止す
るので、ＶＲ書き込み制御回路２０は、ＶＲＩＯに対す
る“０”書き込み処理を終了する。
ＶＲ読み出し制御回路３０は、第３図に示すように、１
０″クリア制御回路３１．＋１制御回路３２、ラッチ９
０，９１及びＯＲゲート９２．９３により構成される。
０″クリア制御回路３１．＋１制御回路３２、ラッチ９
０，９１及びＯＲゲート９２．９３により構成される。
前記の制御回路３１．３２は。
通常動作のためにも必要な制御論理であり、ラッチ９０
．９１及びＯＲゲート９２，９３は、診断用としての論
理である。
．９１及びＯＲゲート９２，９３は、診断用としての論
理である。
診断状態の読み出し動作時には、すでに第１図の説明で
述べたように、ＶＲ読み出し制御回路３０にＶＲリード
信号２００及びＶＲリードインク信号２０１が与えられ
る。まず、ＶＲリード信号が与えられると、この信号は
、−旦ランチ９ｏにセットされた後、ＯＲゲート９０を
介してリードアドレス“Ｏｌ）クリア信号３０−１とし
て出力される。これにより、第１図で説明したように、
読み出しアドレス生成回路４１により、リードアドレス
ラッチ５２が“０”にクリアされて、ＶＲＩＯの“０”
番要素がデータアウトラッチ５４を介して読み出される
。次に、ＶＲリードインク信号２０１が与えられると、
この信号は、−旦ラツチ９１にセットされた後、ＯＲゲ
ート９３を介して、リードアドレス＋１信号３０−２と
して出力される。
述べたように、ＶＲ読み出し制御回路３０にＶＲリード
信号２００及びＶＲリードインク信号２０１が与えられ
る。まず、ＶＲリード信号が与えられると、この信号は
、−旦ランチ９ｏにセットされた後、ＯＲゲート９０を
介してリードアドレス“Ｏｌ）クリア信号３０−１とし
て出力される。これにより、第１図で説明したように、
読み出しアドレス生成回路４１により、リードアドレス
ラッチ５２が“０”にクリアされて、ＶＲＩＯの“０”
番要素がデータアウトラッチ５４を介して読み出される
。次に、ＶＲリードインク信号２０１が与えられると、
この信号は、−旦ラツチ９１にセットされた後、ＯＲゲ
ート９３を介して、リードアドレス＋１信号３０−２と
して出力される。
これにより、リードアドレスラッチ５２は、＋１され、
ＶＲＩＯの１１１１１番要素が読み出される、以後、Ｖ
Ｒリードインク信号２０１に基づいて、前述の動作を繰
返すことにより、ＶＲＩＯの全要素を読み出すことがで
きる。
ＶＲＩＯの１１１１１番要素が読み出される、以後、Ｖ
Ｒリードインク信号２０１に基づいて、前述の動作を繰
返すことにより、ＶＲＩＯの全要素を読み出すことがで
きる。
前述したように、本発明の実施例によれば、ＶＲの診断
は、システムクロックを停止することなく、システムク
ロックと通常動作時に用いる論理を用いて、ＶＲの全要
素に対する書き込み及び読み出しをシステムクロックに
同期して行うことにより、実行することができるので、
極めて高速に行うことが可能となる。
は、システムクロックを停止することなく、システムク
ロックと通常動作時に用いる論理を用いて、ＶＲの全要
素に対する書き込み及び読み出しをシステムクロックに
同期して行うことにより、実行することができるので、
極めて高速に行うことが可能となる。
また、本発明の実施例は、診断のための書き込みデータ
を′０”としているので、本発明は、この書き込みを用
いることにより、ＶＲのクリア、すなわち、イニシャラ
イズを高速に行わせることができる。
を′０”としているので、本発明は、この書き込みを用
いることにより、ＶＲのクリア、すなわち、イニシャラ
イズを高速に行わせることができる。
また、本発明は、ＶＲの全要素に“１”を書き込んで診
断を行うようにすること、及びＶＲの全要素に“１″を
書き込むようなイニシャライズを行わせることも可能で
ある。この場合、第１図におけるセレクタ６１の“０２
入力を“１”入力とすればよく、あるいは、セレクタ６
１に“０”入力と“１”の両方を選択可能に入力してお
いてもよい。
断を行うようにすること、及びＶＲの全要素に“１″を
書き込むようなイニシャライズを行わせることも可能で
ある。この場合、第１図におけるセレクタ６１の“０２
入力を“１”入力とすればよく、あるいは、セレクタ６
１に“０”入力と“１”の両方を選択可能に入力してお
いてもよい。
［発明の効果］
以上説明したように、本発明によれば、ベクトルレジス
タの診断動作時のデータの書き込み及び読み出しを、ス
キャンイン／スキャンアウト方法を用いることなく、シ
ステムクロックに同期して行うことができるようにした
ので、極めて高速にベクトルレジスタの診断を行うこと
が可能となった。また、ベクトルレジスタのイニシャラ
イズも極めて高速に行うことができる。
タの診断動作時のデータの書き込み及び読み出しを、ス
キャンイン／スキャンアウト方法を用いることなく、シ
ステムクロックに同期して行うことができるようにした
ので、極めて高速にベクトルレジスタの診断を行うこと
が可能となった。また、ベクトルレジスタのイニシャラ
イズも極めて高速に行うことができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はＶＲ書き込み制御回路の詳細を示すブロック図、
第３図はＶＲ読み出し制御回路の詳細を示すブロック図
、第４図は従来技術の一例の構成を示すブロック図であ
る。 １・・・・・・ＲＡＭ、８・・・・・・スキャン制御回
路、１０・・・・・・ベクトルレジスタ（ＶＲ）、２０
・・・・・・ＶＲ書き込み制御回路、２２，３１・・・
・・・ｒｔ ＯＩＦクリア制御回路、２３・・・・・・
ライトパルス制御回路、２４゜３２・・・・・・＋１制
御回路、３ｏ・・・・・・ＶＲ読み出し制御回路、４０
・・・・・・書き込みアドレス生成回路、４１・・・・
・・読み出しアドレス生成回路。
２図はＶＲ書き込み制御回路の詳細を示すブロック図、
第３図はＶＲ読み出し制御回路の詳細を示すブロック図
、第４図は従来技術の一例の構成を示すブロック図であ
る。 １・・・・・・ＲＡＭ、８・・・・・・スキャン制御回
路、１０・・・・・・ベクトルレジスタ（ＶＲ）、２０
・・・・・・ＶＲ書き込み制御回路、２２，３１・・・
・・・ｒｔ ＯＩＦクリア制御回路、２３・・・・・・
ライトパルス制御回路、２４゜３２・・・・・・＋１制
御回路、３ｏ・・・・・・ＶＲ読み出し制御回路、４０
・・・・・・書き込みアドレス生成回路、４１・・・・
・・読み出しアドレス生成回路。
Claims (1)
- １、ベクトルレジスタと、該ベクトルレジスタの要素に
対して、書き込みを行う論理部と、読み出しを行う論理
部とを備えるベクトル処理装置において、前記書き込み
を行う論理部は、ベクトルレジスタクリア信号により、
ベクトルレジスタに対する書き込みデータを“０”また
は“１”の一方に保証し、ベクトルレジスタ書き込みア
ドレスを“０”クリアした後、＋１しながらベクトルレ
ジスタライトパルスを発生させて、ベクトルレジスタの
全要素に前記書き込みデータを書き込む機能を備え、前
記読み出しを行う論理部は、ベクトルレジスタリード信
号により、ベクトルレジスタ読み出しアドレスを“０”
クリアした後、ベクトルレジスタリードインク信号によ
り順次＋１しながら、ベクトルレジスタの要素内のデー
タを読み出す機能を備え、前記書き込み、読み出しを行
う論理部は、それぞれ、システムクロックを停止するこ
となく、システムクロックに同期して前記機能を実行す
ることを特徴とするベクトルレジスタの診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203271A JPH0253142A (ja) | 1988-08-17 | 1988-08-17 | ベクトルレジスタ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203271A JPH0253142A (ja) | 1988-08-17 | 1988-08-17 | ベクトルレジスタ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253142A true JPH0253142A (ja) | 1990-02-22 |
Family
ID=16471285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203271A Pending JPH0253142A (ja) | 1988-08-17 | 1988-08-17 | ベクトルレジスタ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877143A (ja) * | 1994-09-02 | 1996-03-22 | Kofu Nippon Denki Kk | ベクトルデータ処理装置 |
-
1988
- 1988-08-17 JP JP63203271A patent/JPH0253142A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877143A (ja) * | 1994-09-02 | 1996-03-22 | Kofu Nippon Denki Kk | ベクトルデータ処理装置 |
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