JPH0359475A - スキャンイン・アウト方式 - Google Patents
スキャンイン・アウト方式Info
- Publication number
- JPH0359475A JPH0359475A JP1197574A JP19757489A JPH0359475A JP H0359475 A JPH0359475 A JP H0359475A JP 1197574 A JP1197574 A JP 1197574A JP 19757489 A JP19757489 A JP 19757489A JP H0359475 A JPH0359475 A JP H0359475A
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- JP
- Japan
- Prior art keywords
- scan
- register
- serial
- data
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スキャンイン・アウト方式に関し、特にスキ
ャンイン・アウトするレジスタ群を指定する手段によっ
て指定されたレジスタに対して、シリアルイン・アウト
動作を行い得るようにしたスキャンイン・アウト方式に
関する。
ャンイン・アウトするレジスタ群を指定する手段によっ
て指定されたレジスタに対して、シリアルイン・アウト
動作を行い得るようにしたスキャンイン・アウト方式に
関する。
ＬＳＩの中に組み込まれたレジスタを通常はパラレルイ
ン・アウト動作を行いスキャンモード時にシリアルイン
・アウト動作を行うよう構成しておくことは、従来より
行われている。ＬＳＩで構威された処理装置のテストや
診断を行う場合には、ＬＳＩ中のレジスタがシリアルイ
ン・アウト動作を行うモードを設定し、スキャンインデ
ータ端子から、レジスタに設定する値をシリアルに入力
することにより、所望のレジスタにデータをセットする
。これらのレジスタをパラレルイン・アウト動作を行う
ようモードを設定した後、クロック信号を印加して処理
装置を動作させ、これらのレジスタがシリアルイン・ア
ウト動作を行うようにモードを設定する。そしてこれら
のレジスタの内容がスキャン・アウト・データ端子から
取出されるということが一般に行われていた。
ン・アウト動作を行いスキャンモード時にシリアルイン
・アウト動作を行うよう構成しておくことは、従来より
行われている。ＬＳＩで構威された処理装置のテストや
診断を行う場合には、ＬＳＩ中のレジスタがシリアルイ
ン・アウト動作を行うモードを設定し、スキャンインデ
ータ端子から、レジスタに設定する値をシリアルに入力
することにより、所望のレジスタにデータをセットする
。これらのレジスタをパラレルイン・アウト動作を行う
ようモードを設定した後、クロック信号を印加して処理
装置を動作させ、これらのレジスタがシリアルイン・ア
ウト動作を行うようにモードを設定する。そしてこれら
のレジスタの内容がスキャン・アウト・データ端子から
取出されるということが一般に行われていた。
上述した従来のスキャンイン・アウト方式では、ＬＳＩ
中の全レジスタが直列接続され、また出入口はそれぞれ
１個とされていた。この種のスキャンイン・アウト方式
は、所望のレジスタの内容を読み出したり、所望のレジ
スタに値をセットするためには全レジスタをシリアルイ
ン・アウトしなくてはならず、１回に転送するデータ量
が大きくなることと、転送に長時間を必要とすることと
、取扱うデータが大きいという欠点がある。
中の全レジスタが直列接続され、また出入口はそれぞれ
１個とされていた。この種のスキャンイン・アウト方式
は、所望のレジスタの内容を読み出したり、所望のレジ
スタに値をセットするためには全レジスタをシリアルイ
ン・アウトしなくてはならず、１回に転送するデータ量
が大きくなることと、転送に長時間を必要とすることと
、取扱うデータが大きいという欠点がある。
本発明のスキャンイン・アウト方式は、パラレルイン・
アウト動作を行うレジスタをスキャンイン・アウト時に
シリアルイン・アウト動作を行うスキャンイン・アウト
方式において、スキャンパスを構成するレジスタ群をビ
ット数が等しくしたＮ個のレジスタ群に分割し、１≦ｎ
≦Ｎとなるｎ群のシリアルイン端子にｎ−１群（ｎ＝１
の場合はＮ群）のシリアルアウト端子と、ｎ＋１群（ｎ
＝Ｎの場合は１群）のシリアルアウト端子と、スキャン
イン・データ線とをゲートを介して接続し、各レジスタ
群のシリアルアウト端子をゲートを介してスキャン・ア
ウトデータ線に接続し、上記スキャンアウト・データ線
をスキャンデータ・レジスタのシリアルイン端子に接続
し、上記スキャンイン・データ線の端をスキャンデータ
レジスタのシリアルアウト端子に接続し、レジスタ群の
スキャン動作モードおよび、スキャンイン・アウトすべ
きレジスタのアドレス情報をスキャン・アドレス・レジ
スタにセットし、当該スキャン・アドレス・レジスタの
内容に従ってスキャンイン・アウト動作を行って構成さ
れている。
アウト動作を行うレジスタをスキャンイン・アウト時に
シリアルイン・アウト動作を行うスキャンイン・アウト
方式において、スキャンパスを構成するレジスタ群をビ
ット数が等しくしたＮ個のレジスタ群に分割し、１≦ｎ
≦Ｎとなるｎ群のシリアルイン端子にｎ−１群（ｎ＝１
の場合はＮ群）のシリアルアウト端子と、ｎ＋１群（ｎ
＝Ｎの場合は１群）のシリアルアウト端子と、スキャン
イン・データ線とをゲートを介して接続し、各レジスタ
群のシリアルアウト端子をゲートを介してスキャン・ア
ウトデータ線に接続し、上記スキャンアウト・データ線
をスキャンデータ・レジスタのシリアルイン端子に接続
し、上記スキャンイン・データ線の端をスキャンデータ
レジスタのシリアルアウト端子に接続し、レジスタ群の
スキャン動作モードおよび、スキャンイン・アウトすべ
きレジスタのアドレス情報をスキャン・アドレス・レジ
スタにセットし、当該スキャン・アドレス・レジスタの
内容に従ってスキャンイン・アウト動作を行って構成さ
れている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のスキャン・アドレスレジスタ６に格納さ
れるデータの構成を示す説明図である。
２図は第１図のスキャン・アドレスレジスタ６に格納さ
れるデータの構成を示す説明図である。
第１図において１はスキャンイン・アウトレジスタ、Ｉ
Ａ〜ＩＤはビット数が等しいレジスタ群、２Ａ〜２Ｄは
各レジスタ群へのシリアルインデータのセレクタ、３は
スキャンアウト・データ・セレクタ、５はスキャン・デ
ータ・レジスタ、６はスキャンアドレスレジスタ、１０
はスキャンイン・データ線、１１はスキャンアウト・デ
ータ線、２０Ａ〜２０Ｄはそれぞれレジスタ群Ｉ Ａ−
Ｉ Ｄのシリアル・アウトデータ線を示している。
Ａ〜ＩＤはビット数が等しいレジスタ群、２Ａ〜２Ｄは
各レジスタ群へのシリアルインデータのセレクタ、３は
スキャンアウト・データ・セレクタ、５はスキャン・デ
ータ・レジスタ、６はスキャンアドレスレジスタ、１０
はスキャンイン・データ線、１１はスキャンアウト・デ
ータ線、２０Ａ〜２０Ｄはそれぞれレジスタ群Ｉ Ａ−
Ｉ Ｄのシリアル・アウトデータ線を示している。
第１図のレジスタ群ＩＡ〜ＩＤは、パラレルイン・アウ
ト動作およびシリアルイン・アウト動作を行い得るもの
である。
ト動作およびシリアルイン・アウト動作を行い得るもの
である。
すなわち、レジスタ群ＩＡのシリアルイン端子はシリア
ルイン・データ・セレクタ２人を介してスキャンイン・
データ線１０． レジスタ群ＩＢのシリアルアウト・デ
ータ線２０Ｂおよびレジスタ群ＩＤのシリアル・アウト
・データ線２０Ｄに接続され、レジスタ群１Ｂのシリア
ルイン端子はシリアルイン・データ・セレクタ２Ｂを介
しスキャンイン・データ線ｌＯ１レジスタ群ＩＣのシリ
アルアウト・データ線２０Ｇおよびレジスタ群ＩＡのシ
リアル・アウトデータ線２０Ａに接続され、レジスタ群
ＩＣのシリアルイン端子はシリアルイン・データ・セレ
クタ２Ｃを介し、シキャンイン・データ線１０、レジス
タ群ＩＤのシリアル・アウト・データ線２０Ｄおよびレ
ジスタ群ＩＢのシリアル・アウト・データ線２０Ｂに接
続され、レジスタ群ＩＤのシリアルイン端子はシリアル
・イン・データ・セレクタ２Ｄを介し、ユキャンインデ
ータ線１０、レジスタ群ＩＡのシリアル・アウト・デー
タ線２０Ａおよびレジスタ群ＩＣのシリアル・アウト・
データ線２０Ｃに接続され、スキャンアウト・データ線
１１はスキャン・アウト・データ・セレクタ３を介して
レジスタ群ＩＡないしレジスタ群ＩＤのシリアルアウト
・データ線２０Ａ〜２０Ｄに接続されている。
ルイン・データ・セレクタ２人を介してスキャンイン・
データ線１０． レジスタ群ＩＢのシリアルアウト・デ
ータ線２０Ｂおよびレジスタ群ＩＤのシリアル・アウト
・データ線２０Ｄに接続され、レジスタ群１Ｂのシリア
ルイン端子はシリアルイン・データ・セレクタ２Ｂを介
しスキャンイン・データ線ｌＯ１レジスタ群ＩＣのシリ
アルアウト・データ線２０Ｇおよびレジスタ群ＩＡのシ
リアル・アウトデータ線２０Ａに接続され、レジスタ群
ＩＣのシリアルイン端子はシリアルイン・データ・セレ
クタ２Ｃを介し、シキャンイン・データ線１０、レジス
タ群ＩＤのシリアル・アウト・データ線２０Ｄおよびレ
ジスタ群ＩＢのシリアル・アウト・データ線２０Ｂに接
続され、レジスタ群ＩＤのシリアルイン端子はシリアル
・イン・データ・セレクタ２Ｄを介し、ユキャンインデ
ータ線１０、レジスタ群ＩＡのシリアル・アウト・デー
タ線２０Ａおよびレジスタ群ＩＣのシリアル・アウト・
データ線２０Ｃに接続され、スキャンアウト・データ線
１１はスキャン・アウト・データ・セレクタ３を介して
レジスタ群ＩＡないしレジスタ群ＩＤのシリアルアウト
・データ線２０Ａ〜２０Ｄに接続されている。
スキャン・アドレス・レジスタ６には、例えば第２図に
示されているようなデータが入る。第２図においてスキ
ャン方向はレジスタ群間のスキャンの方向をＩＡ→ＩＢ
→１０→ＩＤの順にするかＩＤ→ＩＣ→ＩＢ→ＩＡの順
にするかの情報を、レジスタ群指定はスキャンイン・ア
ウトの対象となるレジスタ群を指定する情報を、スキャ
ン・イン・データの有無は前述のレジスタ群指定によっ
て指定されたレジスタのシリアルイン端子にスキャンイ
ン・データを入力するか否かを示す情報を、レジスタ指
定はスキャン対象となるレジスタがレジスタ群中の何番
目にあるかを示す情報をそれぞれ示している。
示されているようなデータが入る。第２図においてスキ
ャン方向はレジスタ群間のスキャンの方向をＩＡ→ＩＢ
→１０→ＩＤの順にするかＩＤ→ＩＣ→ＩＢ→ＩＡの順
にするかの情報を、レジスタ群指定はスキャンイン・ア
ウトの対象となるレジスタ群を指定する情報を、スキャ
ン・イン・データの有無は前述のレジスタ群指定によっ
て指定されたレジスタのシリアルイン端子にスキャンイ
ン・データを入力するか否かを示す情報を、レジスタ指
定はスキャン対象となるレジスタがレジスタ群中の何番
目にあるかを示す情報をそれぞれ示している。
対象とするレジスタ群をスキャンアウトする場合、スキ
ャン・アドレス・レジスタにあらかじめスキャン対象と
なるレジスタ群とレジスタを示す情報、スキャン方向、
およびスキャンインデータ無しの情報をスキャン・アド
レス・レジスタにセットし、レジスタ群のビット数に応
じたシフト・クロックを発生させるシフト・クロック発
生回路（図示せず）からシフト・クロックを発生させレ
ジスタ群ＩＡ〜ＩＤをシフト動作させる。このときスキ
ャン・アウト・データ・セレクタ３は、対象とするレジ
スタ群のシリアルアウトデータを出力する。スキャン方
向がレジスタ群ＩＡ・ＩＢ・ＩＣ−ＩＤの順となる場合
、スキャン・アウト動作をする前のレジスタ群ＩＡ〜Ｉ
Ｄの内容は、それぞれレジスタ群ＩＢ・ＩＣ・ＩＤ・Ｉ
Ａに移っており、スキャン方向がレジスタ群１Ｄ・１Ｃ
・ＩＢ・１Ａの順となる場合、スキャンアウト動作をす
る前のレジスタ群ＩＡ〜１Ｄの内容は、それぞれ、レジ
スタ群ＩＤ・ＩＡ−ＩＢ−ＩＣに移っている。
ャン・アドレス・レジスタにあらかじめスキャン対象と
なるレジスタ群とレジスタを示す情報、スキャン方向、
およびスキャンインデータ無しの情報をスキャン・アド
レス・レジスタにセットし、レジスタ群のビット数に応
じたシフト・クロックを発生させるシフト・クロック発
生回路（図示せず）からシフト・クロックを発生させレ
ジスタ群ＩＡ〜ＩＤをシフト動作させる。このときスキ
ャン・アウト・データ・セレクタ３は、対象とするレジ
スタ群のシリアルアウトデータを出力する。スキャン方
向がレジスタ群ＩＡ・ＩＢ・ＩＣ−ＩＤの順となる場合
、スキャン・アウト動作をする前のレジスタ群ＩＡ〜Ｉ
Ｄの内容は、それぞれレジスタ群ＩＢ・ＩＣ・ＩＤ・Ｉ
Ａに移っており、スキャン方向がレジスタ群１Ｄ・１Ｃ
・ＩＢ・１Ａの順となる場合、スキャンアウト動作をす
る前のレジスタ群ＩＡ〜１Ｄの内容は、それぞれ、レジ
スタ群ＩＤ・ＩＡ−ＩＢ−ＩＣに移っている。
スキャンアウト後各しジスタ群の内容をスキャンアウト
する前の状態に戻したい場合には、スキャン・アドレス
・レジスタ６に、スキャンアウト時のスキャン方向とは
逆の方向を示すようにスキャン方向をセ、トシ、スキャ
ン・イン・データ無しとして、再び上記シフトクロック
発生回路で、シフトクロックを発生させることにより、
レジスタ群ＩＡ〜ＩＤをスキャンアウト前の状態に戻す
ことができる。対象とするレジスタ群にスキャンインす
る場合、先ずスキャンレジスタにあらかじめスキャン対
象となるレジスタ群の指定とスキャン方向の指定とスキ
ャンイン・データ無しの指定とを行い、先に述べたシフ
トクロック発生回路よりシフトクロックを発生させる。
する前の状態に戻したい場合には、スキャン・アドレス
・レジスタ６に、スキャンアウト時のスキャン方向とは
逆の方向を示すようにスキャン方向をセ、トシ、スキャ
ン・イン・データ無しとして、再び上記シフトクロック
発生回路で、シフトクロックを発生させることにより、
レジスタ群ＩＡ〜ＩＤをスキャンアウト前の状態に戻す
ことができる。対象とするレジスタ群にスキャンインす
る場合、先ずスキャンレジスタにあらかじめスキャン対
象となるレジスタ群の指定とスキャン方向の指定とスキ
ャンイン・データ無しの指定とを行い、先に述べたシフ
トクロック発生回路よりシフトクロックを発生させる。
このとき、シフトクロックを発生させる前のレジスタ群
ＩＡ〜ＩＤの内容は、スキャン方向がレジスタ群ＩＡ・
ＩＢ・ＩＣ・ＩＤの順の場合それぞれレジスタ群ＩＢ・
ＩＣ・ＩＤ・１Ａに移っており、スキャン方向がレジス
タ群ＩＤ・ＩＣ・１Ｂ・ＩＡの順の場合それぞれＩＤ−
ＩＡ・ＩＢ−ＩＣに移っている。
ＩＡ〜ＩＤの内容は、スキャン方向がレジスタ群ＩＡ・
ＩＢ・ＩＣ・ＩＤの順の場合それぞれレジスタ群ＩＢ・
ＩＣ・ＩＤ・１Ａに移っており、スキャン方向がレジス
タ群ＩＤ・ＩＣ・１Ｂ・ＩＡの順の場合それぞれＩＤ−
ＩＡ・ＩＢ−ＩＣに移っている。
次に、スキャンインするスキャンインデータをスキャン
データレジスタ５にパラレルインし、スキャン・アドレ
ス・レジスタ６のスキャン方向を反転させてセットし、
スキャン・イン・データ有りという情報と、対象とする
レジスタ群を指定する情報とをスキャン・アドレス・レ
ジスタ６にセットした後に、上記シフトクロック発生回
路からシフトクロックを発生させることにより、レジス
タ群ＩＡ〜ＩＤをシフト動作させる。このとき、スキャ
ン・アドレス・レジスタ６により指定されたレジスタ群
のシリアルイン端子にはスキャンインデータが選択入力
され、その他のレジスタ群はスキャンイン動作前の状態
に戻る。
データレジスタ５にパラレルインし、スキャン・アドレ
ス・レジスタ６のスキャン方向を反転させてセットし、
スキャン・イン・データ有りという情報と、対象とする
レジスタ群を指定する情報とをスキャン・アドレス・レ
ジスタ６にセットした後に、上記シフトクロック発生回
路からシフトクロックを発生させることにより、レジス
タ群ＩＡ〜ＩＤをシフト動作させる。このとき、スキャ
ン・アドレス・レジスタ６により指定されたレジスタ群
のシリアルイン端子にはスキャンインデータが選択入力
され、その他のレジスタ群はスキャンイン動作前の状態
に戻る。
スキャン動作の対象となるレジスタ群の情報をスキャン
アウトした後に、当該レジスタ群に所望の情報をスキャ
ンインする場合には、まずスキャン・アドレス・レジス
タ６にスキャン方向と当該レジスタ群の指定とスキャン
イン・データ無しの情報とをセットし、上記シフトクロ
ック発生回路によりシフトクロックを発生させる。この
ときスキャンアウトデータ・セレクタ３はスキャン動作
対象のレジスタ群のシリアルアウ、トデータを選択出力
し、当該レジスタ群の情報がスキャン・データ・レジス
タ５に読み出される。このとき、スキャン・アウトする
前のレジスタ群ＩＡ〜１Ｄの情報は、スキャン方向がレ
ジスタ群１Ａ・ＩＢ・ＩＣ・ＩＤの場合、それぞれＩＢ
・ＩＣ・ＩＤ・ＩＡに移っており、スキャン方向がレジ
スタ群ＩＤ・ＩＣ・ＩＢ・ＩＡの順の場合、そえぞれレ
ジスタ群ＩＤ・ＩＡ・ＩＢ−ＩＣに移っている。
アウトした後に、当該レジスタ群に所望の情報をスキャ
ンインする場合には、まずスキャン・アドレス・レジス
タ６にスキャン方向と当該レジスタ群の指定とスキャン
イン・データ無しの情報とをセットし、上記シフトクロ
ック発生回路によりシフトクロックを発生させる。この
ときスキャンアウトデータ・セレクタ３はスキャン動作
対象のレジスタ群のシリアルアウ、トデータを選択出力
し、当該レジスタ群の情報がスキャン・データ・レジス
タ５に読み出される。このとき、スキャン・アウトする
前のレジスタ群ＩＡ〜１Ｄの情報は、スキャン方向がレ
ジスタ群１Ａ・ＩＢ・ＩＣ・ＩＤの場合、それぞれＩＢ
・ＩＣ・ＩＤ・ＩＡに移っており、スキャン方向がレジ
スタ群ＩＤ・ＩＣ・ＩＢ・ＩＡの順の場合、そえぞれレ
ジスタ群ＩＤ・ＩＡ・ＩＢ−ＩＣに移っている。
次に、スキャン・アドレス・レジスタ６のスキャン方向
指定を反転させ、スキャンイン・データ有りとすると共
に、スキャン・データ・レジスタ５にスキャン・イン・
データをパラレルインした後に、上記シフトクロック発
生回路により、シフトクロックを発生させ、レジスタ群
ＩＡ〜ＩＤをシフト動作させる。このとき、スキャン対
象となるレジスタ群のシリアルイン端子にはスキャンイ
ン・データが入力され、その他のレジスタ群はスキャン
アウト・イン動作の前の状態に戻る。
指定を反転させ、スキャンイン・データ有りとすると共
に、スキャン・データ・レジスタ５にスキャン・イン・
データをパラレルインした後に、上記シフトクロック発
生回路により、シフトクロックを発生させ、レジスタ群
ＩＡ〜ＩＤをシフト動作させる。このとき、スキャン対
象となるレジスタ群のシリアルイン端子にはスキャンイ
ン・データが入力され、その他のレジスタ群はスキャン
アウト・イン動作の前の状態に戻る。
以上説明したように本発明は、スキャンバスをビット数
が等しくなるようＮ等分することにより、スキャンイン
およびスキャン・アウト動作時に、全レジスタが直列接
続されている場合のデータ転送時間を２／Ｎにすること
ができ、また同一レジスタ群に対しスキャンアウトした
後スキャンインする場合には、全レジスタが直列に接続
されている場合のデータ転送時間を１／Ｎにすることが
できるという効果がある。
が等しくなるようＮ等分することにより、スキャンイン
およびスキャン・アウト動作時に、全レジスタが直列接
続されている場合のデータ転送時間を２／Ｎにすること
ができ、また同一レジスタ群に対しスキャンアウトした
後スキャンインする場合には、全レジスタが直列に接続
されている場合のデータ転送時間を１／Ｎにすることが
できるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のスキャン・アドレス・レジスタ６に格納
されるデータの構成を示す説明図。 １・・・・・・スキャンイン・アウトレジスタ、ＩＡ〜
ＩＤ・・・・・・レジスタ群、２Ａ〜２Ｄ・・・・・・
シリアルイン・データ・セレクタ、３・・・・・・スキ
ャン−アウト・データ・セレクタ、５・・・・・・スキ
ャン・データ・レジスタ、６・・・・・・スキャン・ア
ドレス・レジスタ、ＩＯ・・・・・・スキャンイン・デ
ータ線、１１・・・・・・スキャンアウト・データ線、
２０Ａ〜２０Ｄ・・・・・・レジスタ群のシリアル・ア
ウト・データ線。
２図は第１図のスキャン・アドレス・レジスタ６に格納
されるデータの構成を示す説明図。 １・・・・・・スキャンイン・アウトレジスタ、ＩＡ〜
ＩＤ・・・・・・レジスタ群、２Ａ〜２Ｄ・・・・・・
シリアルイン・データ・セレクタ、３・・・・・・スキ
ャン−アウト・データ・セレクタ、５・・・・・・スキ
ャン・データ・レジスタ、６・・・・・・スキャン・ア
ドレス・レジスタ、ＩＯ・・・・・・スキャンイン・デ
ータ線、１１・・・・・・スキャンアウト・データ線、
２０Ａ〜２０Ｄ・・・・・・レジスタ群のシリアル・ア
ウト・データ線。
Claims (1)
- パラレルイン・アウト動作を行うレジスタをスキャンイ
ン・アウト時にシリアルイン・アウト動作を行うスキャ
ンイン・アウト方式において、スキャンパスを構成する
レジスタ群をビット数が等しくしたＮ個のレジスタ群に
分割し、１≦ｎ≦Ｎとなるｎ群のシリアルイン端子にｎ
−１群（ｎ＝１の場合はＮ群）のシリアルアウト端子と
、ｎ＋１群（ｎ＝Ｎの場合は１群）のシリアルアウト端
子と、スキャンイン・データ線とをゲートを介して接続
し、各レジスタ群のシリアルアウト端子をゲートを介し
てスキャン・アウトデータ線に接続し、上記スキャンア
ウト・データ線をスキャンデータ・レジスタのシリアル
イン端子に接続し、上記スキャンイン・データ線の端を
スキャンデータレジスタのシリアルアウト端子に接続し
、レジスタ群のスキャン動作モードおよびスキャンイン
・アウトすべきレジスタのアドレス情報をスキャン・ア
ドレス・レジスタにセットし、当該スキャン・アドレス
・レジスタの内容に従ってスキャンイン・アウト動作を
行って構成されることを特徴とするスキャンイン・アウ
ト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197574A JPH0359475A (ja) | 1989-07-28 | 1989-07-28 | スキャンイン・アウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197574A JPH0359475A (ja) | 1989-07-28 | 1989-07-28 | スキャンイン・アウト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0359475A true JPH0359475A (ja) | 1991-03-14 |
Family
ID=16376765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197574A Pending JPH0359475A (ja) | 1989-07-28 | 1989-07-28 | スキャンイン・アウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0359475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415404B1 (en) | 1998-09-10 | 2002-07-02 | Nec Corporation | Method of an apparatus for designing test facile semiconductor integrated circuit |
| JP2015215246A (ja) * | 2014-05-12 | 2015-12-03 | 株式会社メガチップス | スキャンテスト回路 |
-
1989
- 1989-07-28 JP JP1197574A patent/JPH0359475A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415404B1 (en) | 1998-09-10 | 2002-07-02 | Nec Corporation | Method of an apparatus for designing test facile semiconductor integrated circuit |
| JP2015215246A (ja) * | 2014-05-12 | 2015-12-03 | 株式会社メガチップス | スキャンテスト回路 |
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