JPH0253295A - アドレス生成回路 - Google Patents
アドレス生成回路Info
- Publication number
- JPH0253295A JPH0253295A JP63205351A JP20535188A JPH0253295A JP H0253295 A JPH0253295 A JP H0253295A JP 63205351 A JP63205351 A JP 63205351A JP 20535188 A JP20535188 A JP 20535188A JP H0253295 A JPH0253295 A JP H0253295A
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- JP
- Japan
- Prior art keywords
- memory
- signal
- selector
- shift register
- output
- Prior art date
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- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は半導体集積回路に関し、特にアドレス生成回路
に関する。
に関する。
従来、メモリーセルを順次選択する場合、アドレス生成
回路は第５図に示す構成となっていた。
回路は第５図に示す構成となっていた。
この図では便宜上、メモリー要領は１６ビツトとし、デ
ータを１ビツトずつ読み出す回路について示している。
ータを１ビツトずつ読み出す回路について示している。
工はカウンター人力パルス信号、Ａ１０、Ａｌｌ、Ａ１
２．Ａ１３は初期アドレス設定信号、Ａ１４．Ａ１５．
Ａ１６．Ａｌ１はカウンター出力信号、Ｂ１はカウンタ
、Ｂ２はＹデコーダ、Ｂ３はＸデコーダ、ＹＯ，Ｙｌ、
Ｙ２．Ｙ３はＹセレクタ信号、ＷＯ，Ｗｌ、Ｗ２．Ｗ３
はワード線、Ｄはメモリー出力信号、Ｔｏ、Ｔｌ。
２．Ａ１３は初期アドレス設定信号、Ａ１４．Ａ１５．
Ａ１６．Ａｌ１はカウンター出力信号、Ｂ１はカウンタ
、Ｂ２はＹデコーダ、Ｂ３はＸデコーダ、ＹＯ，Ｙｌ、
Ｙ２．Ｙ３はＹセレクタ信号、ＷＯ，Ｗｌ、Ｗ２．Ｗ３
はワード線、Ｄはメモリー出力信号、Ｔｏ、Ｔｌ。
Ｔ２．Ｔ３はトランスファーゲート、ＭＯ，Ｍｌ。
Ｍ２．Ｍ３．Ｍ４．Ｍ５．Ｍ６．Ｍ７．Ｍ８．Ｍ９、Ｍ
ＩＯ，Ｍｌｌ、Ｍｌ２．Ｍｌ３．Ｍｌ４゜Ｍｌ５はメモ
リーセルである。
ＩＯ，Ｍｌｌ、Ｍｌ２．Ｍｌ３．Ｍｌ４゜Ｍｌ５はメモ
リーセルである。
次に、この回路の動作を説明する。カウンタＢ１に初期
アドレスを設定した後、カウンターは入力パルス信号工
をカウントし、アドレス信号Ａ１４、Ａ１５．Ａ１６．
Ａ１７を発生する。このアドレス信号をＹデコーダＢ２
およびＸデコーダＢ３でデコードし、Ｙセレクタ信号Ｙ
Ｏ，Ｙｌ、Ｙ２、Ｙ３とワード線ＷＯ，Ｗｌ、Ｗ２．Ｗ
３の信号を生成していた。
アドレスを設定した後、カウンターは入力パルス信号工
をカウントし、アドレス信号Ａ１４、Ａ１５．Ａ１６．
Ａ１７を発生する。このアドレス信号をＹデコーダＢ２
およびＸデコーダＢ３でデコードし、Ｙセレクタ信号Ｙ
Ｏ，Ｙｌ、Ｙ２、Ｙ３とワード線ＷＯ，Ｗｌ、Ｗ２．Ｗ
３の信号を生成していた。
上述した従来のアドレス生成回路では、入力パルス信号
からカウンター出力まで最大４段の遅延があり、さらに
デコーダの遅延があるため、メモリーのアドレス設定に
長い時間がかかるという欠点がある。
からカウンター出力まで最大４段の遅延があり、さらに
デコーダの遅延があるため、メモリーのアドレス設定に
長い時間がかかるという欠点がある。
本発明のアドレス生成回路は、単一半導体基板上にワー
ド線、Ｙセレクタ信号によりアドレスが指定されるメモ
リーセルと、初期値設定が可能なシフトレジスタとを有
し、前記シフトレジスタの出力から前記ワード線、Ｙセ
レクタ信号を生成する。
ド線、Ｙセレクタ信号によりアドレスが指定されるメモ
リーセルと、初期値設定が可能なシフトレジスタとを有
し、前記シフトレジスタの出力から前記ワード線、Ｙセ
レクタ信号を生成する。
次に本発明について図面を参照して説明する。
第１図、第２図は本発明の一実施例のブロック図および
タイミング図である。
タイミング図である。
便宜上、メモリー容量は１６ビツトとし、メモリーのデ
ータを１ビツトずつ順に読み出す動作について説明する
。Φはアドレスを１つずつ進めるクロック信号、ＡＯ，
Ａｌ、Ａ２．Ａ３．Ａ４゜Ａ５．Ａ６．Ａ７は、メモリ
ーの初期アドレス設定信号、ＹＯ，Ｙｌ、Ｙ２．Ｙ３は
Ｙセレクタ信号、ＷＯ，Ｗｌ、Ｗ２．Ｗ３はメモリーノ
ワード線、Ｄはメモリー出力信号、Ｓｏ、ＳＬ、Ｓ２゜
Ｓ３．Ｓ４．Ｓ５．ＳＳ、Ｓ７はシフトレジスタ、Ｔｏ
、Ｔｌ、Ｔ２．Ｔ３はトランスファーゲート、Ｍｌ、Ｍ
２．Ｍ３．Ｍ４．Ｍ５．Ｍ６．Ｍ７．Ｍ８、Ｍ９．ＭＩ
Ｏ，Ｍｌｌ、Ｍｌ２．Ｍｌ３．Ｍｌ４、Ｍｌ５はメモリ
ーセルである。
ータを１ビツトずつ順に読み出す動作について説明する
。Φはアドレスを１つずつ進めるクロック信号、ＡＯ，
Ａｌ、Ａ２．Ａ３．Ａ４゜Ａ５．Ａ６．Ａ７は、メモリ
ーの初期アドレス設定信号、ＹＯ，Ｙｌ、Ｙ２．Ｙ３は
Ｙセレクタ信号、ＷＯ，Ｗｌ、Ｗ２．Ｗ３はメモリーノ
ワード線、Ｄはメモリー出力信号、Ｓｏ、ＳＬ、Ｓ２゜
Ｓ３．Ｓ４．Ｓ５．ＳＳ、Ｓ７はシフトレジスタ、Ｔｏ
、Ｔｌ、Ｔ２．Ｔ３はトランスファーゲート、Ｍｌ、Ｍ
２．Ｍ３．Ｍ４．Ｍ５．Ｍ６．Ｍ７．Ｍ８、Ｍ９．ＭＩ
Ｏ，Ｍｌｌ、Ｍｌ２．Ｍｌ３．Ｍｌ４、Ｍｌ５はメモリ
ーセルである。
次に第１図、第２図を参照して、動作説明を行なう、シ
フトレジスタＳｏ、ＳＬ、Ｓ２．Ｓ３゜Ｓ４．Ｓ５．Ｓ
６．Ｓ７はそれぞれ信号ＡＯ，Ａ１、Ａ２．Ａ３．Ａ４
．Ａ５．Ａ６．Ａ７により初期値を設定される。Ｙセレ
クタ信号ＹＯ，Ｙｌ。
フトレジスタＳｏ、ＳＬ、Ｓ２．Ｓ３゜Ｓ４．Ｓ５．Ｓ
６．Ｓ７はそれぞれ信号ＡＯ，Ａ１、Ａ２．Ａ３．Ａ４
．Ａ５．Ａ６．Ａ７により初期値を設定される。Ｙセレ
クタ信号ＹＯ，Ｙｌ。
Ｙ２．Ｙ３．ワード線ＷＯ，Ｗｌ、Ｗ２．Ｗ３はそれぞ
れシフトレジスタＳｏ、ＳＬ、Ｓ２．Ｓ３゜Ｓ４．Ｓ５
．Ｓ６．Ｓ７の出力信号であり、Ｙセレクタ信号Ｙｌ、
Ｙｌ、Ｙ２．Ｙ３はメモリーのＹセレクタ信号に、ワー
ド線ＷＯ，Ｗｌ、Ｗ２゜Ｗ３はメモリーのワード線につ
ながっている。第２図では、ＳＯと８４がハイレベルに
一８Ｌ、Ｓ２、Ｓ３．Ｓ５，３６．Ｓ７がロウレベルに
初期設定されている場合を示している。
れシフトレジスタＳｏ、ＳＬ、Ｓ２．Ｓ３゜Ｓ４．Ｓ５
．Ｓ６．Ｓ７の出力信号であり、Ｙセレクタ信号Ｙｌ、
Ｙｌ、Ｙ２．Ｙ３はメモリーのＹセレクタ信号に、ワー
ド線ＷＯ，Ｗｌ、Ｗ２゜Ｗ３はメモリーのワード線につ
ながっている。第２図では、ＳＯと８４がハイレベルに
一８Ｌ、Ｓ２、Ｓ３．Ｓ５，３６．Ｓ７がロウレベルに
初期設定されている場合を示している。
シフトレジスタＳＯ，Ｓｌ、Ｓ２．Ｓ３はクロック信号
Φの立ち下りで、それぞれ、クロック信号Φの立ち下り
前のシフトレジスタＳ３．Ｓｏ。
Φの立ち下りで、それぞれ、クロック信号Φの立ち下り
前のシフトレジスタＳ３．Ｓｏ。
ＳＬ、Ｓ２のレベルをＹセレクタ信号ＹＯ，Ｙｌ。
Ｙ２．Ｙ３に出力する。同様に、シフトレジスタＳ５．
Ｓ６．Ｓ７は、Ｙセレクタ信号Ｙ３の立ち下りで、それ
ぞれ、Ｙセレクタ信号Ｙ３の立ち下り前のシフトレジス
タ８４．Ｓ５．Ｓ６のレベルをワード線Ｗｌ、Ｗ２．Ｗ
３に出力する。ワード線ＷＯの出力は、Ｙセレクタ信号
Ｙ３の立ち下り後はシフトレジスタＳ４の入力が常にロ
ウレベルに設定しであるため、常にロウレベルである６
メモリーから読み出す値は、信号りである。第２図の初
期状態、つまり、Ｙセレクタ信号ＹＯとワード線ＷＯが
ハイレベルの状態では、トランスファーゲートＴＯが導
通し、ワード線によりメモリーセルＭＯ，Ｍｌ、Ｍ２．
Ｍ３が選ばれているため、メモリー出力信号りにはメモ
リーセルＭＯの値が出力する。クロック信号Φの立ち下
りでＹセレクタ信号ＹＯはハイレベルからロウレベルに
、Ｙセレクタ信号Ｙ１はロウレベルからハイレベルに変
化するため、この時はトランスファーゲートＴ１が導通
し、メモリー出力信号りにはメモリーセルＭ１の値が出
力する。
Ｓ６．Ｓ７は、Ｙセレクタ信号Ｙ３の立ち下りで、それ
ぞれ、Ｙセレクタ信号Ｙ３の立ち下り前のシフトレジス
タ８４．Ｓ５．Ｓ６のレベルをワード線Ｗｌ、Ｗ２．Ｗ
３に出力する。ワード線ＷＯの出力は、Ｙセレクタ信号
Ｙ３の立ち下り後はシフトレジスタＳ４の入力が常にロ
ウレベルに設定しであるため、常にロウレベルである６
メモリーから読み出す値は、信号りである。第２図の初
期状態、つまり、Ｙセレクタ信号ＹＯとワード線ＷＯが
ハイレベルの状態では、トランスファーゲートＴＯが導
通し、ワード線によりメモリーセルＭＯ，Ｍｌ、Ｍ２．
Ｍ３が選ばれているため、メモリー出力信号りにはメモ
リーセルＭＯの値が出力する。クロック信号Φの立ち下
りでＹセレクタ信号ＹＯはハイレベルからロウレベルに
、Ｙセレクタ信号Ｙ１はロウレベルからハイレベルに変
化するため、この時はトランスファーゲートＴ１が導通
し、メモリー出力信号りにはメモリーセルＭ１の値が出
力する。
このように、クロック信号Φの立ち下りで、メモリー出
力信号りにはメモリーセルＭＯからメモリーセルＭ１５
までのメモリーの値が順次出力される。この時、アドレ
ス生成回路の遅延は、シフトレジスタの遅延のみとなっ
ている。
力信号りにはメモリーセルＭＯからメモリーセルＭ１５
までのメモリーの値が順次出力される。この時、アドレ
ス生成回路の遅延は、シフトレジスタの遅延のみとなっ
ている。
第３図、第４図は本発明の他の実施例のブロック図、タ
イミング図である。第３図の第１図の実施例からの変更
点は、シフトレジスタＳ４．Ｓ５゜Ｓ６．Ｓ７のクロッ
ク信号、シフトレジスタ５Ｏ２ＳＬ、Ｓ２．Ｓ３のクロ
ック信号をそれぞれΦ。
イミング図である。第３図の第１図の実施例からの変更
点は、シフトレジスタＳ４．Ｓ５゜Ｓ６．Ｓ７のクロッ
ク信号、シフトレジスタ５Ｏ２ＳＬ、Ｓ２．Ｓ３のクロ
ック信号をそれぞれΦ。
ワード線Ｗ３にした点、シフトレジスタＳＯの入力信号
をロ、ウレベル固定にした点、Ｓ４の入力をワード線Ｗ
３にした点である。
をロ、ウレベル固定にした点、Ｓ４の入力をワード線Ｗ
３にした点である。
この実施例では、シフトレジスタＳＯとシフトレジスタ
Ｓ４の初期値がハイレベルに、他のシフトレジスタの初
期値がロウレベルに設定された場合には、第４図に示す
ように、メモリー出力信号りが設定され、第２図の出力
と順序を変更することができる。
Ｓ４の初期値がハイレベルに、他のシフトレジスタの初
期値がロウレベルに設定された場合には、第４図に示す
ように、メモリー出力信号りが設定され、第２図の出力
と順序を変更することができる。
以上説明したように本発明は、アドレス生成回路をシフ
トレジスタで構成することにより、メモリーのアドレス
を入力クロック信号から最大シフトレジスタ２段の遅延
で設定でき、アドレス設定時間を短縮できる効果を奏す
る。
トレジスタで構成することにより、メモリーのアドレス
を入力クロック信号から最大シフトレジスタ２段の遅延
で設定でき、アドレス設定時間を短縮できる効果を奏す
る。
Ａ４．Ａ５．Ａ６．Ａ７・・・初期アドレス設定信号、
ＹＯ，Ｙｌ、Ｙ２．Ｙ３．Ｙ４・−・Ｙセレクタ信号、
ＷＯ，Ｗｌ、Ｗ２．Ｗ３・・・ワード線、Ｄ・・・メモ
リー出力信号、Ｓｏ、ＳＬ、Ｓ２．Ｓ３．Ｓ４．Ｓ５、
Ｓ６．Ｓ７・・・シフトレジスタ、ＭＯ，Ｍｌ。
ＹＯ，Ｙｌ、Ｙ２．Ｙ３．Ｙ４・−・Ｙセレクタ信号、
ＷＯ，Ｗｌ、Ｗ２．Ｗ３・・・ワード線、Ｄ・・・メモ
リー出力信号、Ｓｏ、ＳＬ、Ｓ２．Ｓ３．Ｓ４．Ｓ５、
Ｓ６．Ｓ７・・・シフトレジスタ、ＭＯ，Ｍｌ。
Ｍ２．Ｍ３．Ｍ４．Ｍ５．Ｍ６．Ｍ７．Ｍ８．Ｍ９、Ｍ
ＩＯ，Ｍｌｌ、Ｍｌ２．Ｍｌ３．Ｍｌ４゜Ｍｌ５・・・
メモリーセル、Ｔｏ、ＴＩ、Ｔ２．Ｔ３・・・トランス
ファーゲート。
ＩＯ，Ｍｌｌ、Ｍｌ２．Ｍｌ３．Ｍｌ４゜Ｍｌ５・・・
メモリーセル、Ｔｏ、ＴＩ、Ｔ２．Ｔ３・・・トランス
ファーゲート。
Claims (1)
- 単一半導体基板上にワード線、Ｙセレクタ信号によりア
ドレスが指定されるメモリーセルと、初期値設定が可能
なシフトレジスタとを有し、前記シフトレジスタの出力
から前記ワード線、Ｙセレクタ信号を生成するアドレス
生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205351A JPH0253295A (ja) | 1988-08-17 | 1988-08-17 | アドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205351A JPH0253295A (ja) | 1988-08-17 | 1988-08-17 | アドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253295A true JPH0253295A (ja) | 1990-02-22 |
Family
ID=16505437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205351A Pending JPH0253295A (ja) | 1988-08-17 | 1988-08-17 | アドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255352A (ja) * | 2006-03-24 | 2007-10-04 | Denso Corp | 燃料ポンプの検査方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128644A (ja) * | 1973-04-09 | 1974-12-10 | ||
| JPS56130896A (en) * | 1980-03-13 | 1981-10-14 | Nec Corp | Serial memory device |
| JPS61120251A (ja) * | 1984-11-15 | 1986-06-07 | Mitsubishi Electric Corp | 半導体ビデオメモリ装置 |
-
1988
- 1988-08-17 JP JP63205351A patent/JPH0253295A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128644A (ja) * | 1973-04-09 | 1974-12-10 | ||
| JPS56130896A (en) * | 1980-03-13 | 1981-10-14 | Nec Corp | Serial memory device |
| JPS61120251A (ja) * | 1984-11-15 | 1986-06-07 | Mitsubishi Electric Corp | 半導体ビデオメモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255352A (ja) * | 2006-03-24 | 2007-10-04 | Denso Corp | 燃料ポンプの検査方法 |
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